WO2017085885A1 - スイッチ駆動回路 - Google Patents

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WO2017085885A1
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美喜夫 上杉
貴大 高森
哲也 政岡
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents

Definitions

  • the present invention relates to a switch drive circuit for driving a switch circuit.
  • MOS Metal-Oxide-Semiconductor
  • the capacity adjustment of the switch drive circuit is performed according to the output voltage of the switch circuit.
  • the slew rate of the output voltage of the switch circuit is lowered and noise is reduced.
  • the response speed which is one of the switching characteristics is lowered.
  • Patent Document 1 proposes a noise suppression method in which the slew rate is lowered when the output voltage of the switch circuit is high or low by controlling the current of the switch circuit.
  • the same number of detection circuits as the switch circuit are required. Therefore, when driving a plurality of switch circuits, it is difficult to reduce the size of the product.
  • Patent Document 2 proposes a noise suppression method for switching the slew rate of the gate control voltage from high speed to low speed when the gate control voltage of the MOS transistor exceeds the threshold voltage.
  • the slew rate of the gate control voltage remains low. Therefore, a decrease in the response speed of the switch circuit cannot be sufficiently suppressed.
  • An object of the present invention is to be able to suppress noise while suppressing a decrease in response speed of a switch circuit.
  • the switch drive circuit of the present invention is An output circuit that receives a control signal for controlling the switch circuit and outputs an output signal that changes in voltage according to a change in voltage of the input control signal to the switch circuit; While the voltage of the output signal is changed within a range of a part of the voltage within a range where the voltage of the output signal is changed and including a threshold voltage of the switch circuit, the control is performed.
  • An adjustment circuit configured to lower a slew rate of the output signal with respect to a signal than when the voltage of the output signal changes outside the adjustment range.
  • the slew rate of the output signal is lowered only while the voltage of the output signal output to the switch circuit is changing within the adjustment range including the threshold voltage. Therefore, noise can be suppressed while suppressing a decrease in response speed of the switch circuit.
  • FIG. 1 is a configuration diagram of a switch drive circuit 100 according to Embodiment 1.
  • FIG. FIG. 3 is a configuration diagram of a first adjustment circuit 107 and a second adjustment circuit in Embodiment 1.
  • FIG. 4 is a waveform diagram of a control signal VIN and an output signal VOUT in the embodiment.
  • FIG. 3 is a configuration diagram of a switch drive circuit 100 according to a second embodiment.
  • FIG. 6 is a configuration diagram of an adjustment circuit 109 in the second embodiment.
  • Embodiment 1 A switch drive circuit that suppresses noise while suppressing a decrease in response speed of the switch circuit will be described with reference to FIGS.
  • the switch drive circuit 100 includes an output circuit 101, a reference voltage circuit 102, a first comparator 105, a second comparator 106, a first adjustment circuit 107, and a second adjustment circuit 108.
  • the output circuit 101 is a circuit that receives a control signal VIN for controlling the switch circuit 190 and outputs an output signal VOUT to the switch circuit 190.
  • the voltage of the output signal VOUT changes according to the change of the voltage of the input control signal VIN.
  • the output circuit 101 is a CMOS (Complementary MOS) in which a PMOS transistor MP and an NMOS transistor MN are connected in parallel.
  • PMOS is an abbreviation for P-type MOS
  • NMOS is an abbreviation for N-type MOS.
  • the reference voltage circuit 102 is a circuit that outputs a reference voltage. Specifically, the reference voltage circuit 102 outputs the first reference voltage VT1 to the first comparator 105, and outputs the second reference voltage VT2 to the second comparator 106.
  • the first reference voltage VT1 is lower than the threshold voltage of the switch circuit 190
  • the second reference voltage VT2 is higher than the threshold voltage of the switch circuit 190.
  • the first comparator 105 is a circuit that compares the voltage of the output signal VOUT with the first reference voltage VT1.
  • the first comparator 105 outputs the first adjustment signal ST1 when the voltage of the output signal VOUT exceeds the first reference voltage VT1.
  • the first adjustment signal ST1 is input to the first adjustment circuit 107 and the second adjustment circuit 108.
  • the second comparator 106 is a circuit that compares the voltage of the output signal VOUT with the second reference voltage VT2.
  • the second comparator 106 outputs a second adjustment signal ST2 when the voltage of the output signal VOUT exceeds the second reference voltage VT2.
  • the second adjustment signal ST2 is input to the first adjustment circuit 107 and the second adjustment circuit 108.
  • the first adjustment circuit 107 and the second adjustment circuit 108 are circuits that adjust the driving capability of the output circuit 101 in accordance with the first adjustment signal ST1 and the second adjustment signal.
  • the first adjustment circuit 107 is connected between the power supply voltage and the output circuit 101, and the second adjustment circuit 108 is connected between the output circuit 101 and the ground.
  • the first adjustment circuit 107 includes a reference current circuit 201, an adjustment switch 202, and three PMOS transistors (MP1 to MP3).
  • the reference current circuit 201 is a circuit that generates a reference current that flows through the three PMOS transistors.
  • the three PMOS transistors are elements for transmitting a reference current to the PMOS transistor MPa of the output circuit 101.
  • the first PMOS transistor MP1 and the second PMOS transistor MP2 transmit the reference current IP2, and the first PMOS transistor MP1 and the third PMOS transistor MP3 transmit the reference current IP3.
  • the adjustment switch 202 is a switch for adjusting the input current IP1 transmitted to the PMOS transistor MPa of the output circuit 101.
  • the second adjustment circuit 108 includes a reference current circuit 203, an adjustment switch 204, and three NMOS transistors (MN1 to MN3).
  • the reference current circuit 203 is a circuit that generates a reference current that flows through the three NMOS transistors.
  • the three NMOS transistors are elements for transmitting a reference current to the NMOS transistor MNa of the output circuit 101.
  • the second NMOS transistor MN2 transmits the reference current IN2, and the third NMOS transistor MN3 transmits the reference current IN3.
  • the adjustment switch 204 is a switch for adjusting the output current IN1 transmitted to the NMOS transistor MNa of the output circuit 101.
  • the switch circuit 190 is a circuit that is turned on or off in accordance with the voltage of the output signal VOUT.
  • the switch circuit 190 is connected between a load 199 connected to the power supply voltage and the ground. When the switch circuit 190 is on, the power supply voltage is supplied to the load 199.
  • the switch circuit 190 is an NMOS transistor MN0.
  • the first adjustment circuit 107 and the second adjustment circuit 108 are collectively referred to as an adjustment circuit.
  • the adjustment circuit lowers the slew rate of the output signal VOUT relative to the control signal VIN while the voltage of the output signal VOUT changes within the adjustment range than when the voltage of the output signal VOUT changes outside the adjustment range.
  • the adjustment range is a partial voltage range within the range in which the voltage of the output signal VOUT changes, and is a voltage range including the threshold voltage of the switch circuit 190.
  • the adjustment range is a range from the first reference voltage VT1 to the second reference voltage VT2.
  • the first reference voltage VT1 is lower than the threshold voltage VTH of the switch circuit 190
  • the second reference voltage VT2 is higher than the threshold voltage VTH of the switch circuit 190.
  • the threshold voltage VTH means a standard value of the threshold voltage of the switch circuit 190.
  • the shaded portion represents the error range of the threshold voltage VTH.
  • the error range of the threshold voltage VTH can be assumed to be 0.7 to 0.9 volts. This error range takes into account variations that occur during the manufacture of the NMOS transistor and changes due to environmental conditions such as ambient temperature.
  • an appropriate magnitude for the first reference voltage VT1 is 0.6 volts
  • an appropriate magnitude for the second reference voltage VT2 is 1.0 volts. Therefore, the adjustment range is 0.6 to 1.0 volts.
  • the adjustment circuit has a different current from the current that flows through the output circuit 101 when the voltage of the output signal VOUT changes outside the adjustment range while the voltage of the output signal VOUT changes within the adjustment range.
  • the output circuit 101 changes the voltage of the output signal VOUT at a slew rate corresponding to the magnitude of the current flowing through the adjustment circuit.
  • the adjustment circuit causes a current having a first magnitude to flow through the output circuit 101 until the first adjustment signal ST1 is input.
  • the adjustment circuit flows a second magnitude current to the output circuit 101 from when the first adjustment signal ST1 is input until the second adjustment signal ST2 is input. Then, after the second adjustment signal ST ⁇ b> 2 is input, the adjustment circuit passes a first magnitude current to the output circuit 101.
  • an output circuit 101 outputs an output signal VOUT when a control signal VIN is input.
  • the first comparator 105 outputs the first adjustment signal ST1 when the voltage of the output signal VOUT exceeds the first reference voltage VT1.
  • the first adjustment signal ST1 is input to the first adjustment circuit 107 and the second adjustment circuit 108.
  • the adjustment switch 202 of the first adjustment circuit 107 and the adjustment switch 204 of the second adjustment circuit 108 are turned off when the first adjustment signal ST1 is input. The OFF state is maintained until the second adjustment signal ST2 is input.
  • the reference current IP2 flows as the input current IP1 in the PMOS transistor MPa of the output circuit 101.
  • the reference current IN2 flows as the output current IN1 in the NMOS transistor MNa of the output circuit 101. That is, the current flowing through the output circuit 101 is suppressed.
  • the slew rate of the output signal VOUT is suppressed, and in FIG. 3, the voltage of the output signal VOUT rises at a low speed to the second reference voltage VT2.
  • the second comparator 106 outputs the second adjustment signal ST2 when the voltage of the output signal VOUT exceeds the second reference voltage VT2.
  • the second adjustment signal ST2 is input to the first adjustment circuit 107 and the second adjustment circuit 108.
  • the adjustment switch 202 of the first adjustment circuit 107 and the adjustment switch 204 of the second adjustment circuit 108 are turned on when the second adjustment signal ST2 is input.
  • a current obtained by combining the reference current IP2 and the reference current IP3 flows as the input current IP1 in the PMOS transistor MPa of the output circuit 101.
  • a current obtained by combining the reference current IN2 and the reference current IN3 flows through the NMOS transistor MNa of the output circuit 101 as the output current IN1. That is, the current flowing through the output circuit 101 is not suppressed. Therefore, the slew rate of the output signal VOUT is not suppressed, and in FIG. 3, the voltage of the output signal VOUT rises to the power supply voltage at a high speed.
  • the slew rate of the output signal VOUT Remains high. Thereby, a decrease in the response speed of the switch circuit 190 can be suppressed.
  • the switch circuit 190 may be configured using elements other than the NMOS transistor MN0.
  • the output circuit 101, the first adjustment circuit 107, and the second adjustment circuit 108 may have different configurations from those described in the first embodiment.
  • Embodiment 2 A switch drive circuit that suppresses noise while suppressing a decrease in response speed of the switch circuit will be described with reference to FIGS. However, the description which overlaps with Embodiment 1 is abbreviate
  • the configuration of the switch drive circuit 100 includes an output circuit 101, a reference voltage circuit 102, a first comparator 105, a second comparator 106, and an adjustment circuit 109.
  • the first adjustment signal ST1 output from the first comparator 105 and the second adjustment signal ST2 output from the second comparator 106 are input to the adjustment circuit 109.
  • a signal line through which the output signal VOUT flows is referred to as an output signal line 110.
  • the adjustment circuit 109 includes an adjustment switch 205 and an adjustment load 206.
  • the adjustment switch 205 is connected between the adjustment load 206 and the output signal line 110.
  • the adjustment load 206 is connected between the adjustment switch 205 and the ground.
  • the adjustment load 206 is specifically a capacitive element, and more specifically a capacitor.
  • the adjustment circuit 109 connects the adjustment load 206 to the output signal line 110 while the voltage of the output signal VOUT changes within the adjustment range.
  • the adjustment circuit 109 disconnects the adjustment load 206 from the output signal line 110 until the first adjustment signal ST1 is input.
  • the adjustment circuit 109 connects the adjustment load 206 to the output signal line 110 until the second adjustment signal ST2 is input after the first adjustment signal ST1 is input.
  • the adjustment circuit 109 then disconnects the adjustment load 206 from the output signal line 110 after the second adjustment signal ST2 is input.
  • the adjustment switch 205 is turned off until the first adjustment signal ST1 is input, and until the second adjustment signal ST2 is input after the first adjustment signal ST1 is input. It is turned on and turned off after the second adjustment signal ST2 is input.
  • the output circuit 101 outputs an output signal VOUT when a control signal VIN is input.
  • the first comparator 105 outputs the first adjustment signal ST1 when the voltage of the output signal VOUT exceeds the first reference voltage VT1.
  • the first adjustment signal ST1 is input to the adjustment circuit 109.
  • the adjustment switch 205 of the adjustment circuit 109 is turned on when the first adjustment signal ST1 is input. The ON state is maintained until the second adjustment signal ST2 is input. That is, the adjustment load 206 is connected to the output signal line 110.
  • the adjustment load 206 is connected to the output signal line 110, the slew rate of the output signal VOUT is suppressed, and in FIG. 3, the voltage of the output signal VOUT rises to the second reference voltage VT2 at a low speed.
  • the second comparator 106 outputs the second adjustment signal ST2 when the voltage of the output signal VOUT exceeds the second reference voltage VT2.
  • the second adjustment signal ST2 is input to the adjustment circuit 109.
  • the load 206 of the adjustment circuit 109 is turned off when the second adjustment signal ST2 is input. That is, the adjustment load 206 is connected to the output signal line 110. Therefore, the slew rate of the output signal VOUT is not suppressed, and in FIG. 3, the voltage of the output signal VOUT rises to the power supply voltage at a high speed.
  • the adjustment load 206 may be an element other than a capacitor. Specifically, the adjustment load 206 may be a resistance.
  • 100 switch drive circuit 101 output circuit, 102 reference voltage circuit, 105 first comparator, 106 second comparator, 107 first adjustment circuit, 108 second adjustment circuit, 109 adjustment circuit, 110 output signal line, 190 Switch circuit, 199 load, 201 reference current circuit, 202 adjustment switch, 203 reference current circuit, 204 adjustment switch, 205 adjustment switch, 206 load.

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Abstract

出力回路（１０１）は、スイッチ回路（１９０）を制御するための制御信号（ＶＩＮ）が入力されて、出力信号（ＶＯＵＴ）をスイッチ回路に出力する。出力回路は、出力信号の電圧が調整範囲内で変化する間、制御信号に対する出力信号のスルーレートを、出力信号の電圧が調整範囲外で変化するときよりも低くする。調整範囲は、スイッチ回路のスレッショルド電圧の付近の範囲である。

Description

スイッチ駆動回路
　本発明は、スイッチ回路を駆動するスイッチ駆動回路に関するものである。
　スイッチ回路に使用されるＭＯＳトランジスタがオフ状態からオン状態に変化する際、電圧または電流が急激に変化する。そして、電圧または電流の急激な変化はノイズの発生原因となり、他の部品および製品全体の誤動作を招く可能性がある。そのため、電圧または電流の急激な変化を回避する必要がある。
　ＭＯＳはＭｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
　従来技術においては、スイッチ回路の出力電圧に応じてスイッチ駆動回路の能力調整を行う。これにより、スイッチ回路の出力電圧のスルーレートが低下し、ノイズが低減する。
　しかし、スイッチ駆動回路からスイッチ回路に出力される出力信号が低レベルから高レベルに変化する立ち上がり期間の間、能力調整によってスルーレートが低下する。そのため、スイッチング特性の一つである応答速度が低下する。
　特許文献１では、スイッチ回路の電流を制御することによってスイッチ回路の出力電圧が高いまたは低いときにスルーレートを低くするノイズ抑制方法が提案されている。
　しかし、スイッチ回路の出力電圧を検出する必要があるため、スイッチ回路と同じ数の検出回路が必要となる。したがって、複数のスイッチ回路を駆動させる場合、製品を小型することが困難になる。
　特許文献２では、ＭＯＳトランジスタのゲート制御電圧がスレッショルド電圧を超えるときにゲート制御電圧のスルーレートを高速から低速に切り替えるノイズ抑制方法が提案されている。
　しかし、ゲート制御電圧のスルーレートが高速から低速に切り替えられた後、ゲート制御電圧のスルーレートは低速のままである。そのため、スイッチ回路の応答速度の低下を十分には抑制できない。
特開平８－０７９０５１号 特開平９－１４８９０９号
　本発明は、スイッチ回路の応答速度の低下を抑えつつノイズを抑制できるようにすることを目的とする。
　本発明のスイッチ駆動回路は、
　スイッチ回路を制御するための制御信号が入力されて、入力された制御信号の電圧の変化に応じて電圧が変化する出力信号を前記スイッチ回路に出力する出力回路と、
　前記出力信号の電圧が変化する範囲内の一部の電圧の範囲であって前記スイッチ回路のスレッショルド電圧を含んだ電圧の範囲である調整範囲内で前記出力信号の電圧が変化する間、前記制御信号に対する前記出力信号のスルーレートを、前記出力信号の電圧が前記調整範囲外で変化するときよりも低くする調整回路とを備える。
　本発明によれば、スイッチ回路に出力される出力信号の電圧がスレッショルド電圧を含んだ調整範囲内で変化している間だけ、出力信号のスルーレートが低くなる。
　したがって、スイッチ回路の応答速度の低下を抑えつつノイズを抑制することができる。
実施の形態１におけるスイッチ駆動回路１００の構成図。 実施の形態１における第１の調整回路１０７および第２の調整回路１０８の構成図。 実施の形態における制御信号ＶＩＮおよび出力信号ＶＯＵＴの波形図。 実施の形態２におけるスイッチ駆動回路１００の構成図。 実施の形態２における調整回路１０９の構成図。
　実施の形態１．
　スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図１から図３に基づいて説明する。
＊＊＊構成の説明＊＊＊
　図１に基づいて、スイッチ駆動回路１００の構成について説明する。
　スイッチ駆動回路１００は、出力回路１０１と、基準電圧回路１０２と、第１のコンパレータ１０５と、第２のコンパレータ１０６と、第１の調整回路１０７と、第２の調整回路１０８とを備える。
　出力回路１０１は、スイッチ回路１９０を制御するための制御信号ＶＩＮが入力されて、出力信号ＶＯＵＴをスイッチ回路１９０に出力する回路である。出力信号ＶＯＵＴは、入力された制御信号ＶＩＮの電圧の変化に応じて電圧が変化する。
　具体的には、出力回路１０１は、ＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮとが並列に接続されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）である。ＰＭＯＳはＰ型ＭＯＳの略称であり、ＮＭＯＳはＮ型ＭＯＳの略称である。
　基準電圧回路１０２は、基準電圧を出力する回路である。
　具体的には、基準電圧回路１０２は、第１の基準電圧ＶＴ１を第１のコンパレータ１０５に出力し、第２の基準電圧ＶＴ２を第２のコンパレータ１０６に出力する。
　第１の基準電圧ＶＴ１はスイッチ回路１９０のスレッショルド電圧より低く、第２の基準電圧ＶＴ２はスイッチ回路１９０のスレッショルド電圧より高い。
　第１のコンパレータ１０５は、出力信号ＶＯＵＴの電圧と第１の基準電圧ＶＴ１とを比較する回路である。第１のコンパレータ１０５は、出力信号ＶＯＵＴの電圧が第１の基準電圧ＶＴ１を超えると、第１の調整信号ＳＴ１を出力する。第１の調整信号ＳＴ１は、第１の調整回路１０７および第２の調整回路１０８に入力される。
　第２のコンパレータ１０６は、出力信号ＶＯＵＴの電圧と第２の基準電圧ＶＴ２とを比較する回路である。第２のコンパレータ１０６は、出力信号ＶＯＵＴの電圧が第２の基準電圧ＶＴ２を超えると、第２の調整信号ＳＴ２を出力する。第２の調整信号ＳＴ２は、第１の調整回路１０７および第２の調整回路１０８に入力される。
　第１の調整回路１０７および第２の調整回路１０８は、第１の調整信号ＳＴ１と第２の調整信号とに従って出力回路１０１の駆動能力を調整する回路である。
　第１の調整回路１０７は電源電圧と出力回路１０１との間に接続されて、第２の調整回路１０８は出力回路１０１とグランドとの間に接続される。
　図２に基づいて、第１の調整回路１０７および第２の調整回路１０８の構成について説明する。
　第１の調整回路１０７は、基準電流回路２０１と調整スイッチ２０２と３つのＰＭＯＳトランジスタ（ＭＰ１～ＭＰ３）とを備える。
　基準電流回路２０１は、３つのＰＭＯＳトランジスタに流す基準電流を生成する回路である。
　３つのＰＭＯＳトランジスタは、出力回路１０１のＰＭＯＳトランジスタＭＰａに基準電流を伝えるための素子である。第１のＰＭＯＳトランジスタＭＰ１および第２のＰＭＯＳトランジスタＭＰ２は基準電流ＩＰ２を伝え、第１のＰＭＯＳトランジスタＭＰ１および第３のＰＭＯＳトランジスタＭＰ３は基準電流ＩＰ３を伝える。
　調整スイッチ２０２は、出力回路１０１のＰＭＯＳトランジスタＭＰａに伝わる入力電流ＩＰ１を調整するためのスイッチである。
　第２の調整回路１０８は、基準電流回路２０３と調整スイッチ２０４と３つのＮＭＯＳトランジスタ（ＭＮ１～ＭＮ３）とを備える。
　基準電流回路２０３は、３つのＮＭＯＳトランジスタに流す基準電流を生成する回路である。
　３つのＮＭＯＳトランジスタは、出力回路１０１のＮＭＯＳトランジスタＭＮａに基準電流を伝えるための素子である。第２のＮＭＯＳトランジスタＭＮ２は基準電流ＩＮ２を伝え、第３のＮＭＯＳトランジスタＭＮ３は基準電流ＩＮ３を伝える。
　調整スイッチ２０４は、出力回路１０１のＮＭＯＳトランジスタＭＮａに伝わる出力電流ＩＮ１を調整するためのスイッチである。
　図１に戻り、スイッチ回路１９０について説明する。
　スイッチ回路１９０は、出力信号ＶＯＵＴの電圧に応じてオンの状態またはオフの状態になる回路である。スイッチ回路１９０は、電源電圧に接続された負荷１９９とグランドとの間に接続される。スイッチ回路１９０がオンの状態である場合、電源電圧が負荷１９９に供給される。
　具体的には、スイッチ回路１９０はＮＭＯＳトランジスタＭＮ０である。
＊＊＊機能の説明＊＊＊
　次に、調整回路の機能について説明する。
　図１において、第１の調整回路１０７と第２の調整回路１０８とを合わせて調整回路という。
　調整回路は、出力信号ＶＯＵＴの電圧が調整範囲内で変化する間、制御信号ＶＩＮに対する出力信号ＶＯＵＴのスルーレートを、出力信号ＶＯＵＴの電圧が調整範囲外で変化するときよりも低くする。
　調整範囲とは、出力信号ＶＯＵＴの電圧が変化する範囲内の一部の電圧の範囲であってスイッチ回路１９０のスレッショルド電圧を含んだ電圧の範囲である。
　図３において、調整範囲は、第１の基準電圧ＶＴ１から第２の基準電圧ＶＴ２までの範囲である。
　第１の基準電圧ＶＴ１はスイッチ回路１９０のスレッショルド電圧ＶＴＨより低く、第２の基準電圧ＶＴ２はスイッチ回路１９０のスレッショルド電圧ＶＴＨより高い。
　スレッショルド電圧ＶＴＨは、スイッチ回路１９０のスレッショルド電圧の標準値を意味する。
　網掛け部分は、スレッショルド電圧ＶＴＨの誤差範囲を表している。
　電源電圧が３．３ボルトであり、スレッショルド電圧ＶＴＨが０．８ボルトである場合、スレッショルド電圧ＶＴＨの誤差範囲を０．７～０．９ボルトと仮定することができる。この誤差範囲は、ＮＭＯＳトランジスタの製造時に生じるバラツキ、および、周囲温度などの環境条件に伴う変化を考慮したものである。
　そして、出力回路１０１の応答速度を考慮すると、第１の基準電圧ＶＴ１として適当な大きさは０．６ボルトであり、第２の基準電圧ＶＴ２として適当な大きさは１．０ボルトである。したがって、０．６～１．０ボルトが調整範囲になる。
　調整回路の機能の説明を続ける。
　具体的には、調整回路は、出力信号ＶＯＵＴの電圧が調整範囲内で変化する間、出力信号ＶＯＵＴの電圧が調整範囲外で変化するときに出力回路１０１に流す電流とは異なる大きさの電流を出力回路１０１に流す。そして、出力回路１０１は、調整回路によって流される電流の大きさに応じたスルーレートで、出力信号ＶＯＵＴの電圧を変化させる。
　より具体的には、調整回路は、第１の調整信号ＳＴ１が入力されるまで、第１の大きさの電流を出力回路１０１に流す。また、調整回路は、第１の調整信号ＳＴ１が入力されてから第２の調整信号ＳＴ２が入力されるまで、第２の大きさの電流を出力回路１０１に流す。そして、調整回路は、第２の調整信号ＳＴ２が入力されてから、第１の大きさの電流を出力回路１０１に流す。
＊＊＊動作の説明＊＊＊
　図１～図３に基づいて、スイッチ駆動回路１００の動作について説明する。
　図１において、出力回路１０１は、制御信号ＶＩＮが入力されると出力信号ＶＯＵＴを出力する。
　図３において、制御信号ＶＩＮが電源電圧から下降し始めると、出力信号ＶＯＵＴが上昇し始める。
　制御信号ＶＩＮが下降し始めるとき、図２において、第１の調整回路１０７の調整スイッチ２０２および第２の調整回路１０８の調整スイッチ２０４はオンの状態である。オンの状態は、第１の調整信号ＳＴ１が入力されるまで維持される。
　そして、出力回路１０１のＰＭＯＳトランジスタＭＰａには、基準電流ＩＰ２と基準電流ＩＰ３とを合わせた電流が入力電流ＩＰ１として流れる。また、出力回路１０１のＮＭＯＳトランジスタＭＮａには、基準電流ＩＮ２と基準電流ＩＮ３とを合わせた電流が出力電流ＩＮ１として流れる。つまり、出力回路１０１に流される電流が抑制されない。
　出力回路１０１に流れる電流が抑制されない場合、出力信号ＶＯＵＴのスルーレートは抑制されず、図３において、出力信号ＶＯＵＴの電圧は第１の基準電圧ＶＴ１まで高速で上昇する。
　図１において、第１のコンパレータ１０５は、出力信号ＶＯＵＴの電圧が第１の基準電圧ＶＴ１を超えると、第１の調整信号ＳＴ１を出力する。第１の調整信号ＳＴ１は、第１の調整回路１０７および第２の調整回路１０８に入力される。
　図２において、第１の調整回路１０７の調整スイッチ２０２および第２の調整回路１０８の調整スイッチ２０４は、第１の調整信号ＳＴ１が入力されるとオフの状態になる。オフの状態は、第２の調整信号ＳＴ２が入力されるまで維持される。
　そして、出力回路１０１のＰＭＯＳトランジスタＭＰａには、基準電流ＩＰ２が入力電流ＩＰ１として流れる。また、出力回路１０１のＮＭＯＳトランジスタＭＮａには、基準電流ＩＮ２が出力電流ＩＮ１として流れる。つまり、出力回路１０１に流される電流が抑制される。
　出力回路１０１に流れる電流が抑制される場合、出力信号ＶＯＵＴのスルーレートは抑制されて、図３において、出力信号ＶＯＵＴの電圧は第２の基準電圧ＶＴ２まで低速で上昇する。
　図１において、第２のコンパレータ１０６は、出力信号ＶＯＵＴの電圧が第２の基準電圧ＶＴ２を超えると、第２の調整信号ＳＴ２を出力する。第２の調整信号ＳＴ２は、第１の調整回路１０７および第２の調整回路１０８に入力される。
　図２において、第１の調整回路１０７の調整スイッチ２０２および第２の調整回路１０８の調整スイッチ２０４は、第２の調整信号ＳＴ２が入力されるとオンの状態になる。
　そして、出力回路１０１のＰＭＯＳトランジスタＭＰａには、基準電流ＩＰ２と基準電流ＩＰ３とを合わせた電流が入力電流ＩＰ１として流れる。また、出力回路１０１のＮＭＯＳトランジスタＭＮａには、基準電流ＩＮ２と基準電流ＩＮ３とを合わせた電流が出力電流ＩＮ１として流れる。つまり、出力回路１０１に流される電流が抑制されない。
　したがって、出力信号ＶＯＵＴのスルーレートは抑制されず、図３において、出力信号ＶＯＵＴの電圧は電源電圧まで高速で上昇する。
＊＊＊実施の形態１の効果＊＊＊
　スイッチ回路１９０がオフの状態からオンの状態に変化する際、出力信号ＶＯＵＴの電圧は急激に変化する。そして、出力信号ＶＯＵＴの急激な変化はノイズの発生原因になり易い。
　そこで、スイッチ駆動回路１００は、出力信号ＶＯＵＴの電圧が第１の基準電圧ＶＴ１から第２の基準電圧ＶＴ２までの範囲内で変化する間、出力信号ＶＯＵＴのスルーレートを低くする。つまり、出力信号ＶＯＵＴの電圧がスレッショルド電圧ＶＴＨの付近で変化する間、出力信号ＶＯＵＴのスルーレートは低くなる。これにより、ノイズを抑制することができる。
　また、出力信号ＶＯＵＴの電圧が第１の基準電圧ＶＴ１より低い範囲で変化する間、および、出力信号ＶＯＵＴの電圧が第２の基準電圧ＶＴ２より高い範囲で変化する間、出力信号ＶＯＵＴのスルーレートは高いままである。これにより、スイッチ回路１９０の応答速度の低下を抑えることができる。
＊＊＊他の構成＊＊＊
　スイッチ回路１９０は、ＮＭＯＳトランジスタＭＮ０以外の素子を用いて構成されてもよい。
　出力回路１０１、第１の調整回路１０７および第２の調整回路１０８についても、実施の形態１で説明した構成とは異なる構成でもよい。
　実施の形態２．
　スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図４および図５に基づいて説明する。但し、実施の形態１と重複する説明は省略または簡略する。
＊＊＊構成の説明＊＊＊
　図４に基づいて、スイッチ駆動回路１００の構成について説明する。
　スイッチ駆動回路１００は、出力回路１０１と、基準電圧回路１０２と、第１のコンパレータ１０５と、第２のコンパレータ１０６と、調整回路１０９とを備える。
　第１のコンパレータ１０５から出力される第１の調整信号ＳＴ１および第２のコンパレータ１０６から出力される第２の調整信号ＳＴ２は、調整回路１０９に入力される。
　出力信号ＶＯＵＴが流れる部分の信号線を出力信号線１１０という。
　図５に基づいて、調整回路１０９の構成について説明する。
　調整回路１０９は、調整スイッチ２０５と調整用の負荷２０６とを備える。
　調整スイッチ２０５は、調整用の負荷２０６と出力信号線１１０との間に接続される。
　調整用の負荷２０６は、調整スイッチ２０５とグランドとの間に接続される。調整用の負荷２０６は、具体的には容量素子であり、より具体的にはコンデンサである。
＊＊＊機能の説明＊＊＊
　次に、調整回路１０９の機能について説明する。
　調整回路１０９は、出力信号ＶＯＵＴの電圧が調整範囲内で変化する間、出力信号線１１０に調整用の負荷２０６を接続する。
　具体的には、調整回路１０９は、第１の調整信号ＳＴ１が入力されるまで、調整用の負荷２０６を出力信号線１１０から切り離す。また、調整回路１０９は、第１の調整信号ＳＴ１が入力されてから第２の調整信号ＳＴ２が入力されるまで、調整用の負荷２０６を出力信号線１１０に接続する。そして、調整回路１０９は、第２の調整信号ＳＴ２が入力されてから、調整用の負荷２０６を出力信号線１１０から切り離す。
　より具体的には、調整スイッチ２０５は、第１の調整信号ＳＴ１が入力されるまでオフの状態になり、第１の調整信号ＳＴ１が入力されてから第２の調整信号ＳＴ２が入力されるまでオンの状態になり、第２の調整信号ＳＴ２が入力されてからオフの状態になる。
　図３～図５に基づいて、スイッチ駆動回路１００の動作について説明する。
　図４において、出力回路１０１は、制御信号ＶＩＮが入力されると出力信号ＶＯＵＴを出力する。
　図３において、制御信号ＶＩＮが電源電圧から下降し始めると、出力信号ＶＯＵＴが上昇し始める。
　制御信号ＶＩＮが下降し始めるとき、図５において、調整回路１０９の調整スイッチ２０５はオフの状態である。オフの状態は、第１の調整信号ＳＴ１が入力されるまで維持される。つまり、調整用の負荷２０６が出力信号線１１０に接続されない。
　調整用の負荷２０６が出力信号線１１０に接続されない場合、出力信号ＶＯＵＴのスルーレートは抑制されず、図３において、出力信号ＶＯＵＴの電圧は第１の基準電圧ＶＴ１まで高速で上昇する。
　図４において、第１のコンパレータ１０５は、出力信号ＶＯＵＴの電圧が第１の基準電圧ＶＴ１を超えると、第１の調整信号ＳＴ１を出力する。第１の調整信号ＳＴ１は、調整回路１０９に入力される。
　図５において、調整回路１０９の調整スイッチ２０５は、第１の調整信号ＳＴ１が入力されるとオンの状態になる。オンの状態は、第２の調整信号ＳＴ２が入力されるまで維持される。つまり、調整用の負荷２０６が出力信号線１１０に接続される。
　調整用の負荷２０６が出力信号線１１０に接続される場合、出力信号ＶＯＵＴのスルーレートは抑制されて、図３において、出力信号ＶＯＵＴの電圧は第２の基準電圧ＶＴ２まで低速で上昇する。
　図４において、第２のコンパレータ１０６は、出力信号ＶＯＵＴの電圧が第２の基準電圧ＶＴ２を超えると、第２の調整信号ＳＴ２を出力する。第２の調整信号ＳＴ２は、調整回路１０９に入力される。
　図５において、調整回路１０９の負荷２０６は、第２の調整信号ＳＴ２が入力されるとオフの状態になる。つまり、調整用の負荷２０６が出力信号線１１０に接続される。
　したがって、出力信号ＶＯＵＴのスルーレートは抑制されず、図３において、出力信号ＶＯＵＴの電圧は電源電圧まで高速で上昇する。
＊＊＊実施の形態２の効果＊＊＊
　簡易な調整回路１０９を用いて、実施の形態１と同様の効果を得ることができる。
＊＊＊他の構成＊＊＊
　調整用の負荷２０６は、コンデンサ以外の素子であってもよい。具体的には、調整用の負荷２０６は抵抗であってもよい。
＊＊＊説明の補足＊＊＊
　各実施の形態は、好ましい形態の例示であり、本発明の技術的範囲を制限することを意図するものではない。各実施の形態において、構成の一部に変更を加えてもよいし、構成の一部を省略してもよいし、他の構成要素を加えてもよい。
　１００　スイッチ駆動回路、１０１　出力回路、１０２　基準電圧回路、１０５　第１のコンパレータ、１０６　第２のコンパレータ、１０７　第１の調整回路、１０８　第２の調整回路、１０９　調整回路、１１０　出力信号線、１９０　スイッチ回路、１９９　負荷、２０１　基準電流回路、２０２　調整スイッチ、２０３　基準電流回路、２０４　調整スイッチ、２０５　調整スイッチ、２０６　負荷。

Claims (6)

  1. 　スイッチ回路を制御するための制御信号が入力されて、入力された制御信号の電圧の変化に応じて電圧が変化する出力信号を前記スイッチ回路に出力する出力回路と、
    　前記出力信号の電圧が変化する範囲内の一部の電圧の範囲であって前記スイッチ回路のスレッショルド電圧を含んだ電圧の範囲である調整範囲内で前記出力信号の電圧が変化する間、前記制御信号に対する前記出力信号のスルーレートを、前記出力信号の電圧が前記調整範囲外で変化するときよりも低くする調整回路と
    を備えるスイッチ駆動回路。
  2. 　前記調整回路は、前記出力信号の電圧が前記調整範囲内で変化する間、前記出力信号の電圧が前記調整範囲外で変化するときに前記出力回路に流す電流とは異なる大きさの電流を前記出力回路に流し、
    　前記出力回路は、前記調整回路によって流される電流の大きさに応じたスルーレートで、前記出力信号の電圧を変化させる
    請求項１に記載のスイッチ駆動回路。
  3. 　前記調整範囲は、前記スイッチ回路のスレッショルド電圧より低い第１の基準電圧から前記スレッショルド電圧より高い第２の基準電圧までの範囲であり、
    　前記スイッチ駆動回路は、
    　前記出力信号の電圧と前記第１の基準電圧とを比較し、前記出力信号の電圧が前記第１の基準電圧を超えると、前記調整回路に入力される第１の調整信号を出力する第１のコンパレータと、
    　前記出力信号の電圧と前記第２の基準電圧とを比較し、前記出力信号の電圧が前記第２の基準電圧を超えると、前記調整回路に入力される第２の調整信号を出力する第２のコンパレータとを備え、
    　前記調整回路は、
    　前記第１の調整信号が入力されるまで、第１の大きさの電流を前記出力回路に流し、
    　前記第１の調整信号が入力されてから前記第２の調整信号が入力されるまで、第２の大きさの電流を前記出力回路に流し、
    　前記第２の調整信号が入力されてから、前記第１の大きさの電流を前記出力回路に流す
    請求項２に記載のスイッチ駆動回路。
  4. 　前記調整回路は、前記出力信号の電圧が前記調整範囲内で変化する間、前記出力信号が流れる出力信号線に調整用の負荷を接続する
    請求項１に記載のスイッチ駆動回路。
  5. 　前記調整範囲は、前記スイッチ回路のスレッショルド電圧より低い第１の基準電圧から前記スレッショルド電圧より高い第２の基準電圧までの範囲であり、
    　前記スイッチ駆動回路は、
    　前記出力信号の電圧と前記第１の基準電圧とを比較し、前記出力信号の電圧が前記第１の基準電圧を超えると、前記調整回路に入力される第１の調整信号を出力する第１のコンパレータと、
    　前記出力信号の電圧と前記第２の基準電圧とを比較し、前記出力信号の電圧が前記第２の基準電圧を超えると、前記調整回路に入力される第２の調整信号を出力する第２のコンパレータとを備え、
    　前記調整回路は、
    　前記第１の調整信号が入力されるまで、調整用の前記負荷を前記出力信号線から切り離し、
    　前記第１の調整信号が入力されてから前記第２の調整信号が入力されるまで、調整用の前記負荷を前記出力信号線に接続し、
    　前記第２の調整信号が入力されてから、調整用の前記負荷を前記出力信号線から切り離す
    請求項４に記載のスイッチ駆動回路。
  6. 　前記調整回路は、
    　調整用の前記負荷と、調整用の前記負荷と前記出力信号線との間に接続される調整スイッチとを有し、
    　前記調整スイッチは、
    　前記第１の調整信号が入力されるまでオフの状態になり、
    　前記第１の調整信号が入力されてから前記第２の調整信号が入力されるまでオンの状態になり、
    　前記第２の調整信号が入力されてからオフの状態になる
    請求項５に記載のスイッチ駆動回路。
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