JPH05205483A - バイポーラｒａｍ回路 - Google Patents
バイポーラｒａｍ回路Info
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- JPH05205483A JPH05205483A JP4034401A JP3440192A JPH05205483A JP H05205483 A JPH05205483 A JP H05205483A JP 4034401 A JP4034401 A JP 4034401A JP 3440192 A JP3440192 A JP 3440192A JP H05205483 A JPH05205483 A JP H05205483A
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Abstract
(57)【要約】
【目的】 ノイズマージンの減少がないとともに、ワー
ド線の幅を広くする必要がなく、しかも低消費電力化及
び非選択状態への移行の高速化が可能なバイポーラＲＡ
Ｍ回路を提供する。 【構成】 メモリセルアレイ１２の各行毎に設けられた
放電回路１４1 〜１４Nにおいて、放電用トランジスタ
Ｑc1〜ＱcNのベースに抵抗Ｒa1〜ＲaNを介して一定のバ
イアス電圧を印加しておくとともに、選択状態から非選
択状態へ移行する時には、放電用トランジスタＱc1〜Ｑ
cNのベースにカップリングコンデンサＣa1〜ＣaNを介し
てデコーダ１３1 〜１３N の駆動出力ＹN の反転出力Ｙ
P を印加するようにする。
ド線の幅を広くする必要がなく、しかも低消費電力化及
び非選択状態への移行の高速化が可能なバイポーラＲＡ
Ｍ回路を提供する。 【構成】 メモリセルアレイ１２の各行毎に設けられた
放電回路１４1 〜１４Nにおいて、放電用トランジスタ
Ｑc1〜ＱcNのベースに抵抗Ｒa1〜ＲaNを介して一定のバ
イアス電圧を印加しておくとともに、選択状態から非選
択状態へ移行する時には、放電用トランジスタＱc1〜Ｑ
cNのベースにカップリングコンデンサＣa1〜ＣaNを介し
てデコーダ１３1 〜１３N の駆動出力ＹN の反転出力Ｙ
P を印加するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラＲＡＭ回路
に関し、特にバイポーラＲＡＭ回路において選択された
メモリセルの非選択状態への移行を迅速に行うべく用い
られる放電回路に関する。
に関し、特にバイポーラＲＡＭ回路において選択された
メモリセルの非選択状態への移行を迅速に行うべく用い
られる放電回路に関する。
【０００２】
【従来の技術】この種の回路としては、従来、図３に示
す回路構成のものが知られている。すなわち、メモリセ
ルアレイ３１の各行毎に設けられた放電回路３２1 〜３
２N では、デコーダ３３1 〜３３N の各負論理出力ＹN1
〜ＹNNを駆動出力として用い、これを抵抗Ｒa1〜ＲaN，
Ｒb1〜ＲbN及びコンデンサＣa1〜ＣaNからなる遅延回路
３４1 〜３４N で遅延させて放電用トランジスタＱc1〜
ＱcNの各ベースに印加させることにより、非選択状態へ
移行すべきメモリセルの放電動作を行う構成となってい
た。
す回路構成のものが知られている。すなわち、メモリセ
ルアレイ３１の各行毎に設けられた放電回路３２1 〜３
２N では、デコーダ３３1 〜３３N の各負論理出力ＹN1
〜ＹNNを駆動出力として用い、これを抵抗Ｒa1〜ＲaN，
Ｒb1〜ＲbN及びコンデンサＣa1〜ＣaNからなる遅延回路
３４1 〜３４N で遅延させて放電用トランジスタＱc1〜
ＱcNの各ベースに印加させることにより、非選択状態へ
移行すべきメモリセルの放電動作を行う構成となってい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の従来回路では、選択されているワード線の駆動用ト
ランジスタＱb に全ての放電電流Ｉdis が流れるので、
このトランジスタＱb のベース・エミッタ間電圧ＶBEが
大きくなり、ノイズマージンの減少を招くという問題点
があった。
成の従来回路では、選択されているワード線の駆動用ト
ランジスタＱb に全ての放電電流Ｉdis が流れるので、
このトランジスタＱb のベース・エミッタ間電圧ＶBEが
大きくなり、ノイズマージンの減少を招くという問題点
があった。
【０００４】また、図４から明らかなように、放電時に
のみ必要な大電流Ｉdis を定常的に流しているので消費
電流が大きくなり、さらにはこの大電流Ｉdis が常に１
本のワード線に集中して流れるので、耐エレクトロン・
マイグレーション(electronmigration)のためにワード
線の幅を広くしなければならず、メモリセル面積、配線
容量の増大するという問題点があった。
のみ必要な大電流Ｉdis を定常的に流しているので消費
電流が大きくなり、さらにはこの大電流Ｉdis が常に１
本のワード線に集中して流れるので、耐エレクトロン・
マイグレーション(electronmigration)のためにワード
線の幅を広くしなければならず、メモリセル面積、配線
容量の増大するという問題点があった。
【０００５】そこで、本発明は、ノイズマージンの減少
がないとともに、ワード線の幅を広くする必要がなく、
しかも低消費電力化及び非選択状態への移行の高速化が
可能なバイポーラＲＡＭ回路を提供することを目的とす
る。
がないとともに、ワード線の幅を広くする必要がなく、
しかも低消費電力化及び非選択状態への移行の高速化が
可能なバイポーラＲＡＭ回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明によるバイポーラ
ＲＡＭ回路は、ワード線対間に並列接続された複数個の
メモリセルがＮ行分配置されてなるメモリセルアレイ
と、このメモリセルアレイの各行毎に設けられて行単位
でメモリセルの選択をなすＮ個のデコーダと、選択時の
デコーダの駆動出力に応答してメモリセルを駆動するＮ
個の駆動用トランジスタと、各回路間でエミッタが共通
接続されかつ各コレクタが各行のワード線に接続された
放電用トランジスタ、非選択時の前記駆動出力の反転出
力を放電用トランジスタのベースに印加するカップリン
グコンデンサ及び放電用トランジスタのベースに一定の
バイアス電圧を印加する抵抗からなるＮ個の放電回路
と、放電用トランジスタのエミッタ共通ノードと基準電
位点との間に接続された定電流源とを具備した構成とな
っている。
ＲＡＭ回路は、ワード線対間に並列接続された複数個の
メモリセルがＮ行分配置されてなるメモリセルアレイ
と、このメモリセルアレイの各行毎に設けられて行単位
でメモリセルの選択をなすＮ個のデコーダと、選択時の
デコーダの駆動出力に応答してメモリセルを駆動するＮ
個の駆動用トランジスタと、各回路間でエミッタが共通
接続されかつ各コレクタが各行のワード線に接続された
放電用トランジスタ、非選択時の前記駆動出力の反転出
力を放電用トランジスタのベースに印加するカップリン
グコンデンサ及び放電用トランジスタのベースに一定の
バイアス電圧を印加する抵抗からなるＮ個の放電回路
と、放電用トランジスタのエミッタ共通ノードと基準電
位点との間に接続された定電流源とを具備した構成とな
っている。
【０００７】
【作用】メモリセルアレイの各行毎に設けられた放電回
路において、放電用トランジスタのベースに抵抗を介し
て一定のバイアス電圧を印加しておくとともに、選択状
態から非選択状態へ移行する時には、放電用トランジス
タのベースにカップリングコンデンサを介してデコーダ
の駆動出力の反転出力を印加することにより、放電時以
外は放電電流が全てのワード線に分散して流れ、又放電
時は放電電流が瞬間的に流れるので、ノイズマージンの
減少がなく、又ワード線の幅を広くする必要もない。
路において、放電用トランジスタのベースに抵抗を介し
て一定のバイアス電圧を印加しておくとともに、選択状
態から非選択状態へ移行する時には、放電用トランジス
タのベースにカップリングコンデンサを介してデコーダ
の駆動出力の反転出力を印加することにより、放電時以
外は放電電流が全てのワード線に分散して流れ、又放電
時は放電電流が瞬間的に流れるので、ノイズマージンの
減少がなく、又ワード線の幅を広くする必要もない。
【０００８】また、放電用トランジスタのエミッタ共通
ノードにコンデンサを接続しておくことにより、放電時
は、放電用トランジスタがこのコンデンサをドライブす
ることになり、準備してある放電電流の数倍の電流が放
電電流として瞬間的に流れ、短時間で放電動作を行うこ
とができるので、低消費電力化及び非選択状態への移行
の高速化が図れる。
ノードにコンデンサを接続しておくことにより、放電時
は、放電用トランジスタがこのコンデンサをドライブす
ることになり、準備してある放電電流の数倍の電流が放
電電流として瞬間的に流れ、短時間で放電動作を行うこ
とができるので、低消費電力化及び非選択状態への移行
の高速化が図れる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明の一実施例を示す回路図であ
る。図において、アッパーワード線ＷＬU とローワーワ
ード線ＷＬL のワード線対間に並列接続されたＭ個（Ｍ
列）のメモリセル１１1 〜１１M が、Ｎ行分配置される
ことによってメモリセルアレイ１２が構成されている。
このメモリセルアレイ１２の各行毎にデコーダ１３1〜
１３N が設けられている。
に説明する。図１は本発明の一実施例を示す回路図であ
る。図において、アッパーワード線ＷＬU とローワーワ
ード線ＷＬL のワード線対間に並列接続されたＭ個（Ｍ
列）のメモリセル１１1 〜１１M が、Ｎ行分配置される
ことによってメモリセルアレイ１２が構成されている。
このメモリセルアレイ１２の各行毎にデコーダ１３1〜
１３N が設けられている。
【００１０】デコーダ１３1 〜１３N としては、例えば
ＥＣＬ(emitter coupled logic) 回路からなるＮＯＲゲ
ート回路構成のものが用いられる。デコーダ１３1 〜１
３NとしてＥＣＬ回路構成のものを用いることにより、
メモリセルの駆動出力である負論理出力ＹN1〜ＹNN及び
その反転出力である正論理出力ＹP1〜ＹPNを簡単に導出
できることになる。
ＥＣＬ(emitter coupled logic) 回路からなるＮＯＲゲ
ート回路構成のものが用いられる。デコーダ１３1 〜１
３NとしてＥＣＬ回路構成のものを用いることにより、
メモリセルの駆動出力である負論理出力ＹN1〜ＹNN及び
その反転出力である正論理出力ＹP1〜ＹPNを簡単に導出
できることになる。
【００１１】メモリセルアレイ１２の各行毎に、コレク
タが接地されかつエミッタがアッパーワード線ＷＬU に
接続された駆動用トランジスタＱb1〜ＱbNが設けられ、
これら駆動用トランジスタＱb1〜ＱbNはデコーダ１３1
〜１３N の各負論理出力ＹN1〜ＹNNをベース入力とし、
これら負論理出力ＹN1〜ＹNNに応答して各行単位でメモ
リセル１１1 〜１１M を駆動する。
タが接地されかつエミッタがアッパーワード線ＷＬU に
接続された駆動用トランジスタＱb1〜ＱbNが設けられ、
これら駆動用トランジスタＱb1〜ＱbNはデコーダ１３1
〜１３N の各負論理出力ＹN1〜ＹNNをベース入力とし、
これら負論理出力ＹN1〜ＹNNに応答して各行単位でメモ
リセル１１1 〜１１M を駆動する。
【００１２】また、メモリセルアレイ１２の各行毎に、
メモリセル１１1 〜１１M の選択状態から非選択状態へ
の移行の高速化を図るための放電回路１４1 〜１４N が
設けられている。これら放電回路１４1 〜１４N の回路
構成は全く同じであり、以下放電回路１４1 の回路構成
について詳述する。
メモリセル１１1 〜１１M の選択状態から非選択状態へ
の移行の高速化を図るための放電回路１４1 〜１４N が
設けられている。これら放電回路１４1 〜１４N の回路
構成は全く同じであり、以下放電回路１４1 の回路構成
について詳述する。
【００１３】放電回路１４1 において、接地（ＧＮＤ）
と負電源ＶEE間には、レベルシフト用トランジスタＱa1
及び定電流源Ｉa1が直列接続されており、レベルシフト
用トランジスタＱa1はデコーダ１３1 の正論理出力ＹP1
をベース入力としている。このレベルシフト用トランジ
スタＱa1のエミッタ出力はコンデンサＣa1を介して、コ
レクタがローワーワード線ＷＬL に接続された放電用ト
ランジスタＱc1のベース入力となる。
と負電源ＶEE間には、レベルシフト用トランジスタＱa1
及び定電流源Ｉa1が直列接続されており、レベルシフト
用トランジスタＱa1はデコーダ１３1 の正論理出力ＹP1
をベース入力としている。このレベルシフト用トランジ
スタＱa1のエミッタ出力はコンデンサＣa1を介して、コ
レクタがローワーワード線ＷＬL に接続された放電用ト
ランジスタＱc1のベース入力となる。
【００１４】放電用トランジスタＱc1のベースには、抵
抗Ｒa1を介して一定のバイアス電圧が印加されている。
また、この放電用トランジスタＱc1のエミッタは、他の
放電回路１４2 〜１４N の放電用トランジスタＱc2〜Ｑ
cNの各エミッタと共通接続されており、このエミッタ共
通ノードと負電源ＶEE（基準電位）間には、放電電流Ｉ
dis 用の定電流源１５が接続されている。この定電流源
１５には、放電に必要な電荷を充電できる程度の容量値
Ｃdis を有するコンデンサＣb が並列接続されている。
抗Ｒa1を介して一定のバイアス電圧が印加されている。
また、この放電用トランジスタＱc1のエミッタは、他の
放電回路１４2 〜１４N の放電用トランジスタＱc2〜Ｑ
cNの各エミッタと共通接続されており、このエミッタ共
通ノードと負電源ＶEE（基準電位）間には、放電電流Ｉ
dis 用の定電流源１５が接続されている。この定電流源
１５には、放電に必要な電荷を充電できる程度の容量値
Ｃdis を有するコンデンサＣb が並列接続されている。
【００１５】次に、上記構成の回路動作につき、１行目
のメモリセルの選択時を例にとって図２の波形図を参照
しつつ説明する。なお、図２には、デコーダ１３1 の負
論理出力ＹN1、正論理出力ＹP1、放電用トランジスタＱ
c1のベース電位ＶＢ及び放電用トランジスタＱc1を流れ
る電流Ｉc の各波形をそれぞれ示す。
のメモリセルの選択時を例にとって図２の波形図を参照
しつつ説明する。なお、図２には、デコーダ１３1 の負
論理出力ＹN1、正論理出力ＹP1、放電用トランジスタＱ
c1のベース電位ＶＢ及び放電用トランジスタＱc1を流れ
る電流Ｉc の各波形をそれぞれ示す。
【００１６】先ず、デコーダ１３1 の負論理出力ＹN1及
び正論理出力ＹP1に変化がない定常状態では、放電回路
１４1 〜１４N の各放電用トランジスタＱc1〜ＱcNのベ
ースには、抵抗Ｒa1〜ＲaNを介して一定のバイアス電圧
が印加されているので、放電電流Ｉdis は各放電用トラ
ンジスタＱc1〜ＱcNに分配されて流れている。すなわ
ち、Ｎ行のメモリセルアレイの場合、定常状態では、各
放電用トランジスタＱc1〜ＱcNに流れる電流は、Ｉdis
／Ｎとなる。
び正論理出力ＹP1に変化がない定常状態では、放電回路
１４1 〜１４N の各放電用トランジスタＱc1〜ＱcNのベ
ースには、抵抗Ｒa1〜ＲaNを介して一定のバイアス電圧
が印加されているので、放電電流Ｉdis は各放電用トラ
ンジスタＱc1〜ＱcNに分配されて流れている。すなわ
ち、Ｎ行のメモリセルアレイの場合、定常状態では、各
放電用トランジスタＱc1〜ＱcNに流れる電流は、Ｉdis
／Ｎとなる。
【００１７】選択状態から非選択状態へ移行する時、即
ち放電電流が必要な時には、デコーダ１３1 の負論理出
力ＹN1が立ち下がり、正論理出力ＹP1が立ち上がるの
で、この正論理出力ＹP1がトランジスタＱa1でレベルシ
フトされた後、コンデンサＣa1を介して放電用トランジ
スタＱc1のベースに印加されることにより、そのベース
電位ＶＢは図２に示す如くΔＶだけ立ち上がる微分波形
となる。
ち放電電流が必要な時には、デコーダ１３1 の負論理出
力ＹN1が立ち下がり、正論理出力ＹP1が立ち上がるの
で、この正論理出力ＹP1がトランジスタＱa1でレベルシ
フトされた後、コンデンサＣa1を介して放電用トランジ
スタＱc1のベースに印加されることにより、そのベース
電位ＶＢは図２に示す如くΔＶだけ立ち上がる微分波形
となる。
【００１８】この微分波形のベース電位ＶＢによって放
電用トランジスタＱc1が完全にオン状態となるため、全
放電電流Ｉdis が放電用トランジスタＱc1に流れる。放
電用トランジスタＱc1は、そのベース電位ＶＢが抵抗Ｒ
a1及びコンデンサＣa1の各値で定まる時定数で定常レベ
ルに戻るまで、放電電流Ｉdis を流し続ける。
電用トランジスタＱc1が完全にオン状態となるため、全
放電電流Ｉdis が放電用トランジスタＱc1に流れる。放
電用トランジスタＱc1は、そのベース電位ＶＢが抵抗Ｒ
a1及びコンデンサＣa1の各値で定まる時定数で定常レベ
ルに戻るまで、放電電流Ｉdis を流し続ける。
【００１９】すなわち、定常状態では、放電電流Ｉdis
は放電回路１４1 〜１４N の各放電用トランジスタＱc1
〜ＱcNに分配されて流れ、放電時（非選択時）にのみ１
つの放電用トランジスタＱc1に集中して流れることにな
る。これにより、従来の放電回路で問題となっていた選
択時に放電電流Ｉdis が集中して流れることによるノイ
ズマージンの減少及びエレクトロン・マイグレーション
の問題を解決できることになる。
は放電回路１４1 〜１４N の各放電用トランジスタＱc1
〜ＱcNに分配されて流れ、放電時（非選択時）にのみ１
つの放電用トランジスタＱc1に集中して流れることにな
る。これにより、従来の放電回路で問題となっていた選
択時に放電電流Ｉdis が集中して流れることによるノイ
ズマージンの減少及びエレクトロン・マイグレーション
の問題を解決できることになる。
【００２０】また、放電回路１４1 〜１４N の各放電用
トランジスタＱc1〜ＱcNのエミッタ共通ノードに放電に
必要な電荷を充電できる程度に大きな容量値Ｃdis のコ
ンデンサＣb を接続したことにより、放電用トランジス
タＱc1がオンするときに、放電用トランジスタＱc1がこ
のコンデンサＣb を駆動することになるので、放電用ト
ランジスタＱc1には瞬間的に定電流源１５の定電流Ｉdi
s の数倍の大電流Ｉcが流れ、短時間で放電動作を行う
ことができる。
トランジスタＱc1〜ＱcNのエミッタ共通ノードに放電に
必要な電荷を充電できる程度に大きな容量値Ｃdis のコ
ンデンサＣb を接続したことにより、放電用トランジス
タＱc1がオンするときに、放電用トランジスタＱc1がこ
のコンデンサＣb を駆動することになるので、放電用ト
ランジスタＱc1には瞬間的に定電流源１５の定電流Ｉdi
s の数倍の大電流Ｉcが流れ、短時間で放電動作を行う
ことができる。
【００２１】このとき、放電用トランジスタＱc1に流れ
る電流の総和は、放電用トランジスタＱc1のベースの信
号振幅をΔＶとすると、
る電流の総和は、放電用トランジスタＱc1のベースの信
号振幅をΔＶとすると、
【数１】Ｑdis ＝ΔＶ×Ｃdis となるので、放電に必要な電荷量からコンデンサＣb の
容量値Ｃdis を設定すれば良い。
容量値Ｃdis を設定すれば良い。
【００２２】実際には、コンデンサＣb の容量値Ｃdis
は数ｐＦ程度のかなり大きな値となる。したがって、上
記実施例では、単一のコンデンサＣb に容量値Ｃdis を
持たせるとしたが、コンデンサＣb を各デコーダ１３1
〜１３N の各々に分散して配置したり、定電流源１５を
各デコーダ１３1 〜１３N に分散して配置し、その寄生
容量をコンデンサＣb として用いる等の方法で実現する
ことも可能である。
は数ｐＦ程度のかなり大きな値となる。したがって、上
記実施例では、単一のコンデンサＣb に容量値Ｃdis を
持たせるとしたが、コンデンサＣb を各デコーダ１３1
〜１３N の各々に分散して配置したり、定電流源１５を
各デコーダ１３1 〜１３N に分散して配置し、その寄生
容量をコンデンサＣb として用いる等の方法で実現する
ことも可能である。
【００２３】この場合、放電時に、コンデンサＣb に充
電された電荷Ｑdis は、サイクル時間ＴC の間に、放電
すれば良いので、
電された電荷Ｑdis は、サイクル時間ＴC の間に、放電
すれば良いので、
【数２】ＴC ・Ｉdis ＝Ｑdis より、
【数３】 Ｉdis ＝Ｑdis ／ＴC ＝（ΔＶ×Ｃdis ）／ＴC となり、放電電流Ｉdis はそれほど大きくなくて済む。
【００２４】また、上記実施例では、駆動用トランジス
タＱb 及び放電用トランジスタＱcを、各々単一のトラ
ンジスタで構成したが、ダーリントン接続のトランジス
タに置き換えることにより、性能をさらに向上すること
が可能である。
タＱb 及び放電用トランジスタＱcを、各々単一のトラ
ンジスタで構成したが、ダーリントン接続のトランジス
タに置き換えることにより、性能をさらに向上すること
が可能である。
【００２５】さらには、レベルシフト用トランジスタＱ
a1〜ＱaNのエミッタに接続された定電流源Ｉa1〜Ｉ
aNは、デコーダ１３1 〜１３N の正論理出力ＹP1が立ち
下がるときのみ必要なので、負論理出力ＹN1を用いて切
り換えるようにすることにより、電流を節約できること
になる。
a1〜ＱaNのエミッタに接続された定電流源Ｉa1〜Ｉ
aNは、デコーダ１３1 〜１３N の正論理出力ＹP1が立ち
下がるときのみ必要なので、負論理出力ＹN1を用いて切
り換えるようにすることにより、電流を節約できること
になる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイの各行毎に設けられた放電回路におい
て、放電用トランジスタのベースに抵抗を介して一定の
バイアス電圧を印加しておくとともに、選択状態から非
選択状態へ移行する時には、放電用トランジスタのベー
スにカップリングコンデンサを介してデコーダの駆動出
力の反転出力を印加することにより、放電時以外は放電
電流が全てのワード線に分散して流れるとともに、放電
時は放電電流が瞬間的に流れることになるので、ノイズ
マージンの減少がなく、又ワード線の幅を広くする必要
もなくなる。
メモリセルアレイの各行毎に設けられた放電回路におい
て、放電用トランジスタのベースに抵抗を介して一定の
バイアス電圧を印加しておくとともに、選択状態から非
選択状態へ移行する時には、放電用トランジスタのベー
スにカップリングコンデンサを介してデコーダの駆動出
力の反転出力を印加することにより、放電時以外は放電
電流が全てのワード線に分散して流れるとともに、放電
時は放電電流が瞬間的に流れることになるので、ノイズ
マージンの減少がなく、又ワード線の幅を広くする必要
もなくなる。
【００２７】また、放電用トランジスタのエミッタ共通
ノードにコンデンサを接続しておくことにより、放電時
は、放電用トランジスタがこのコンデンサをドライブす
ることになり、準備してある放電電流の数倍の電流が放
電電流として瞬間的に流れ、短時間で放電動作を行うこ
とができるので、低消費電力化及び非選択状態への移行
の高速化が図れることになる。
ノードにコンデンサを接続しておくことにより、放電時
は、放電用トランジスタがこのコンデンサをドライブす
ることになり、準備してある放電電流の数倍の電流が放
電電流として瞬間的に流れ、短時間で放電動作を行うこ
とができるので、低消費電力化及び非選択状態への移行
の高速化が図れることになる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の回路動作を説明するための各部の波形
図である。
図である。
【図３】従来例を示す回路図である。
【図４】従来例の回路動作を説明するための各部の波形
図である。
図である。
１１1 〜１１M メモリセル １２ メモリセルアレイ １３1 〜１３N デコーダ １４1 〜１４N 放電回路 １５ 定電流源 Ｑb1〜ＱbN 駆動用トランジスタ Ｑc1〜ＱcN 放電用トランジスタ
Claims (3)
- 【請求項１】 ワード線対間に並列接続された複数個の
メモリセルがＮ行分配置されてなるメモリセルアレイ
と、 前記メモリセルアレイの各行毎に設けられて行単位でメ
モリセルの選択をなすＮ個のデコーダと、 選択時の前記デコーダの駆動出力に応答してメモリセル
を駆動するＮ個の駆動用トランジスタと、 各回路間でエミッタが共通接続されかつ各コレクタが各
行のワード線に接続された放電用トランジスタ、非選択
時の前記駆動出力の反転出力を前記放電用トランジスタ
のベースに印加するカップリングコンデンサ及び前記放
電用トランジスタのベースに一定のバイアス電圧を印加
する抵抗からなるＮ個の放電回路と、 前記放電用トランジスタのエミッタ共通ノードと基準電
位点との間に接続された定電流源とを具備したことを特
徴とするバイポーラＲＡＭ回路。 - 【請求項２】 前記放電用トランジスタのエミッタ共通
ノードに放電用コンデンサを接続したことを特徴とする
請求項１記載のバイポーラＲＡＭ回路。 - 【請求項３】 前記定電流源を前記Ｎ個の放電回路毎に
設け、これら定電流源の寄生容量を前記放電用コンデン
サとして用いたことを特徴とする請求項２記載のバイポ
ーラＲＡＭ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034401A JPH05205483A (ja) | 1992-01-23 | 1992-01-23 | バイポーラｒａｍ回路 |
| US08/005,126 US5299167A (en) | 1992-01-23 | 1993-01-15 | Bipolar ram apparatus |
| KR1019930000674A KR930017023A (ko) | 1992-01-23 | 1993-01-20 | 양극성 램(ram) 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034401A JPH05205483A (ja) | 1992-01-23 | 1992-01-23 | バイポーラｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05205483A true JPH05205483A (ja) | 1993-08-13 |
Family
ID=12413170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034401A Pending JPH05205483A (ja) | 1992-01-23 | 1992-01-23 | バイポーラｒａｍ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5299167A (ja) |
| JP (1) | JPH05205483A (ja) |
| KR (1) | KR930017023A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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-
1993
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- 1993-01-20 KR KR1019930000674A patent/KR930017023A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930017023A (ko) | 1993-08-30 |
| US5299167A (en) | 1994-03-29 |
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