KR930017023A - 양극성 램(ram) 회로 - Google Patents

양극성 램(ram) 회로 Download PDF

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KR930017023A
KR930017023A KR1019930000674A KR930000674A KR930017023A KR 930017023 A KR930017023 A KR 930017023A KR 1019930000674 A KR1019930000674 A KR 1019930000674A KR 930000674 A KR930000674 A KR 930000674A KR 930017023 A KR930017023 A KR 930017023A
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KR
South Korea
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discharge
row
ram circuit
discharge transistor
driving
Prior art date
Application number
KR1019930000674A
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English (en)
Inventor
모또야스 야노
Original Assignee
오오가 노리오
소니 가부시끼 가이샤
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Abstract

본 발명의 양극성 RAM회로는 잡음여유의 감소가 적고, 워드선의 폭을 크게할 필요가 없으며, 또 저소비전력화 및 비선택상태로의 이행의 고속화를 가능하게 함을 목적으로 한다.
본 발명의 구성은, 메모리 셀 어레이(12)의 각 행마다 설치된 방전회로(141-14N)에 있어서 방전용 트랜지스터(QC1-QCN)의 베이스에 저항(Ra1-RaN)을 통하여 일정의 바이어스 전압을 인가하여 듬과 아울러 선택상태로 이행하는 때에는 방전용 트랜지스터(QC1-QCN)을 통하여 콘덴서(131-13N)의 구동출력(YN)의 반전출력(YP)을 인가하도록 한다(선택도 제1도).

Description

양극성 램(RAM) 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예를 난타내는 회도도, 제 2도는 본 발명의 회로동작을 설명하기 위한 각부의 파형도.

Claims (3)

  1. 워드선 쌍간에 병렬 접속된 복수개의 메모리 셀이 N행분 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 행마다 설치되고 행단위로 메모리 셀의 선택을 하는 N개의 디코더와, 선택시 상기 디코더의 구동출력에 응답하여 메모리 셀을 구동하는 N개의 구동용 트랜지스터와, 각 회로간에 이미터가 공통접속되고 각 컬렉터가 각행의 워드선에 접속된 방전용 트랜지스터, 비선택시 상기 구동출력의 반전출력을 상기 방전용 트랜지스터의 베이스에 인가하는 커플링 콘덴서 및 상기 방전용 트랜지스터의 베이스에 일정의 바이어스 전압을 인가하는 저항으로 이루어진 N개의 방전회로와, 상기 방전용 트랜지스터의 이미터 공통 노드와 기준 전위점사이에 접속된 정전류원을 구비한 것을 특징으로 하는 양극성 RAM회로.
  2. 제1항에 있어서, 상기 방전용 트랜지스터의 이미터 공통 노드에 방전용 콘덴서를 접속한 것을 특징으로 하는 양극성 RAM회로.
  3. 제 2항에 있어서, 상기 정전류원을 상기 N개의 방전회로마다 설치하고, 이들 정전류의 기생용량을 상기 방전용 콘덴서로서 이용한 것을 특징으로 하는 양극성 RAM회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930000674A 1992-01-23 1993-01-20 양극성 램(ram) 회로 KR930017023A (ko)

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JP92-034401 1992-01-23
JP4034401A JPH05205483A (ja) 1992-01-23 1992-01-23 バイポーラｒａｍ回路

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KR1019930000674A KR930017023A (ko) 1992-01-23 1993-01-20 양극성 램(ram) 회로

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US5299167A (en) 1994-03-29
JPH05205483A (ja) 1993-08-13

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