JPS62208494A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にバイポーラ・ト
ランジスタを用いたランダム・アクセス・メモリ（以下
、ＲＡＭと称す）に関する。

［従来の技術］ 第３図は従来の半導体記憶装置を示す回路図である。な
お、この第３図では、簡単のために必要な部分のみを示
している。図において、Ｘデコーダ１のｎ本の出力線Ｘ
ＤＩ〜ＸＤｎは、それぞれ、トランジスタＷＤＩ〜ＷＤ
ｎのベースに接続される。これらトランジスタＷＤＩ〜
ＷＤｎはそれぞれワード線ＷＬＩ〜ＷＬｎを駆動するた
めのトランジスタであり、各トランジスタのコレクタは
基準電位源（ＯＶ）に接続され、各エミッタはワード線
ＷＬＩ〜ＷＬｎに接続される。各ワード線ＷＬ１〜ＷＬ
ｎと対をなすようにワード線Ｗエゴ〜ＷＬｎが設けられ
る。これら複数のワード線対と直行するように複数のビ
ット線対ＢＬＩ、ＢＬＩ〜ＢＬｎ、ＢＬｎが設けられる
。各ワード線対および、ビット線対の交点にはメモリセ
ルＭ（１，１）〜Ｍ（ｎ、ｎ）が接続される。一般的に
表わすと、メモリセルＭ（ｉ、ｊ）はワード線対ＷＬｉ
、ＷＬｉ　　（ｉｍｌ、−ｎ）と、ビット線対ＢＬｊ、
ＢＬｊ（ｊ−１，・・・ｎ）とに接続される。また、ビ
ット線ＢＬＩ〜ＢＬｎは、それぞれ、ビット線ゲートト
ランジスタＢＣＩＡ−ＢＧｎＡを介して読出書込用定電
流源ＩＲＷに接続される。同様に、ビット線ＢＬＩ〜Ｂ
Ｌｎは、それぞれ、ビット線ゲートトランジスタＢＧＩ
Ｂ−ＢＧｎＢを介して読出書込用定電流源ＩＲＷに接続
される。

Ｙデコーダ２の出力線ＹＤＩ〜ＹＤｎは、それぞれ、ビ
ット線駆動用トランジスタＢＤＩ〜ＢＤｎのベースに接
続される。これらトランジスタＢＤ１〜ＢＤｎの各コレ
クタは基準電位源（Ｏｖ）に接続される。また、トラン
ジスタＢＤｉ　　（ｉｍｌ、・・・ｎ）の各エミッタは
、それぞれ、レベルシフト用の２つのダイオードＤＤｉ
を介して定電流源ＩＢＤｉおよびビット線駆動負荷線Ｂ
ＤＬ　ｉに接続される。これらビット線駆動負荷線ＢＤ
Ｌ　ｉはビット線ゲートトランジスタＢＧｉＡおよびＢ
ＧｉＢのベースに接続される。なお、第３図において、
点線で囲んだ回路ＢＤＣは、ビット線駆動のための回路
であり、この発明は出回路の改善を０的とする。

次に、第３図に示す回路の動作を説明する。

図示しない複数個のアドレス信号の組合わせにより、Ｘ
デコーダ１の出力線ＸＤ１〜ＸＤｎのうち、１本だけが
ハイレベル（ＯＶ）になり選択される。他のｎ−１本は
ローレベル（約−〇、８Ｖ）であり、非選択状態である
。したがって、選択された出力線ＸＤｉにつながるワー
ド線駆動トランジスタＷＤＬのみがオンとなり、このト
ランジスタのエミッタに接続されたワード線ＷＬｉのみ
が選択レベルとなる。この選択レベルは、Ｘデコーダ１
によって選択された出力線ＸＤｉの電位（ＯＶ）からワ
ード線駆動トランジスタＷＤｉのベー□ス番エミッタ間
電位差（約０．８Ｖ）だけ低い電位になる（約−０，８
Ｖ）。

同様に、図示しない複数個のアドレス入力信号の組合わ
せにより、Ｙデコーダ２の出力線ＹＤＩ〜ＹＤｎのうち
１本だけがハイレベル（Ｏｖ）になり、選択される。他
のｎ−１本はローレベル（約−〇、８Ｖ）であり、非選
択レベルになっている。したがって、ビット線駆動用ト
ランジスタＢＤｉおよびレベルシフト用の２つのダイオ
ードＤＤｉを経て、選択状態にある出力線ＹＤｉに接続
されたビット線駆動負荷線ＢＤＬ　ｉのみが選択レベル
になり、この電位はＹデコーダ２の出力線ＹＤｉの選択
レベル（Ｏｖ）から２つのダイオードＤＤｉの順方向電
圧降下分低い電位（約−２゜４Ｖ）になる。上記以外の
ビット線駆動負荷線は非選択レベル（約−３，２Ｖ）に
なっている。

ビット線に接続された各ビット線ゲートトトランジスタ
ＢＧＩＡ、ＢＧＩＢ−ＢＧｎＡ、ＢＧｎＢのうち、選択
ビット線駆動負荷線に接続されたビット線ゲートトラン
ジスタのみが導通し、導通したビット線ゲートトランジ
スタにつながるビット線が読出書込用定電流源ＩＲＷに
つながる。この状態のビット線を選択ビット線という。

選択ワード線と選択ビット線につながったメモリセルが
選択状態になり、そのメモリセルのもつ情報がセンスア
ンプ回路（図示せず）を通して出力される。

［発明が解決しようとする問題点］ ＲＡＭの記憶容量の増加、すなわちメモリセル数の増加
に伴って、それを選択するＸデコーダ出力線およびＹデ
コーダ出力線の数も増加する。また、メモリセルの増加
により、ビット線駆動負荷線は長くなり、ビット線駆動
負荷線に寄生する容量ｃＢＤＬが増大する。一方、Ｙデ
コーダ出力線数の増加に対し、主に消費電力上の制限か
らビット線駆動回路ＢＤＣの定電流源ＩＢＤｉ　（ｉｍ
ｌ。

・・・ｎ）は小さくする必要がある。

ここで、成るビット線駆動負荷線ＢＤＬ　ｉが選択状態
から非選択状態に移行するときを考えると、選択ビット
線駆動負荷線の寄生容量ＣＢＤＬに蓄積された電荷はＩ
ＢＤｉを通してしか放電されない。ところが、上記のご
とく、ＲＡＭの記憶容量が増大するに従って、ビット線
駆動負荷線の寄生容ｆｆｃＢＤＬが増大するとともに、
定電流源ＩＢＤｉが小さくなる。これら２つの事柄は、
いずれも選択ビット線駆動負荷線の寄生容量ＣＢＤＬに
蓄積された電荷の放電時間を長くする方向に作用する。

したがって、ＲＡＭの記憶容量が増大するにつれて、上
記放電時間は長くなり、選択レベルから非選択レベルへ
の移行時間は長くなる。これに対し、非選択レベルから
選択レベルへの移行は、Ｙデコーダ２の出力を受けるト
ランジスタによりビット線駆動負荷線が充電されるため
、高速に選択レベルになる。そのため、選択レベルから
非選択レベルへの移行時間が長くなるにつれて、第４図
に示すごとく、非選択レベルへ移行するビット線駆動負
荷線と選択レベルへ移行するビット線駆動負荷線との２
重選択期間が長くなる。このことは、アクセスタイムの
増加および特に書込時の誤動作の原因となる。

この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、ビット線駆動負荷線の選択レ
ベルから非選択レベルへの移行時間を短縮化し、アクセ
スタイムの短縮および書込時の誤動作を防止することを
目的とする。

［問題点を解決するだめの手段］ この発明に係る半導体記憶装置は、ビット線駆動負荷線
放電用の定電流源を２個設け、各ビット線駆動負荷線は
各ビット線駆動負荷線に個別に接続されたダイオードを
通して共通の第１の定電流源に接続されるとともに、各
ビット線駆動負荷線に個別に接続された抵抗を通して共
通の第２の定電流源に接続される。そして、上記抵抗は
２分割され、分割された抵抗のうち、ビット線駆動負荷
線側に接続された抵抗と上記ダイオードが並列接続され
る。

［作用］ ビット線駆動負荷線が選択レベルから非選択レベルに移
行するとき、ビット線駆動負荷線に蓄積された電荷は、
当初はダイオードに接続された第１の定電流源で放電さ
れ、非選択から選択になるビット線駆動負荷線と２重選
択状態になってからは、抵抗を通して第２の定電流源で
放電される。

［実施例］ 第１図はこの発明の一実施例を示す回路図である。なお
、この発明は、従来技術を示した第３図において、ビッ
ト線駆動回路ＢＣＤを改善するものであるので、その部
分のみの構成を示している。

したがって、その他の構成（Ｘデコーダやビット線やワ
ード線やメモリセル等）は第３図に示す構成と同様であ
ってよい。また、第１図においても第３図と同様の構成
の部分のは同一の参照番号を付し適宜その説明を省略す
る。

図において、各ビット線駆動負荷線ＢＤＬ　１（ｉ−１
，・・・ｎ）は、それぞれダイオードＤｉ（ｉ−１，・
・・ｎ）介して共通の第１の定電流源ＩＢＬＤＩに接続
される。また、各ビット線駆動負荷線ＢＤＬｉはそれぞ
れ直列に接続された抵抗Ｒｉ　１．　Ｒｉ　２　（ｉｍ
ｌ、−ｎ）を介してダミービット線駆動負荷線ＤＢＤＬ
と接続される。このダミービット線駆動負荷線ＤＢＤＬ
は共通の第２の定電流源ＩＢＬＤ２に接続される。また
、ダミービット線駆動負荷線ＤＢＤＬは基準電位源（Ｏ
ｖ）との間に介挿された４段のダイオード３により、ビ
ット線駆動負荷線の非選択レベル（−３，２Ｖ）にその
電位が固定される。なお、第１の抵抗Ｒｉ１と第２の抵
抗Ｒｉ２との接続点と、ダイオードＤｉのカソードとが
接続されており、これによって第１の抵抗Ｒｉｌとダイ
オードＤｉとは並列接続された形となっている。

次に、上記実施例の動作を説明する。

今、成るビット線駆動負荷線ＢＤＬ　ｉが選択レベル（
−２，４Ｖ）から非選択レベル（−３，２Ｖ）に移行す
るときを考える。

第４図において、ビット線駆動負荷線ＢＤＬ　ｉが他の
ビット線駆動負荷線に比べ、最高電位にあるときには、
すなわち時間ｔ１の間はダイオードＤｉが導通し、ビッ
ト線駆動負荷線ＢＤＬ　Ｌは定電流源ＩＢＬＤＩにより
放電される。このとき、ノードＮｉ（第１の抵抗Ｒｉｌ
と第２の抵抗Ｒｉ２との接続点）の電位は選択されたビ
ット線駆動負荷線ＢＤＬ　ｉの電位からダイオードＤｉ
の順方向電圧降下分（約０．８Ｖ）だけ低いレベルすな
わち非選択レベル−３，２ｖになっている。一方ダミー
ビット線駆動負荷線ＤＢＤＬはダイオード３によって−
３，２ｖの電位に固定されているので、第２の抵抗Ｒｉ
２の両端には電位差が生じない。したがって、ビット線
駆動負荷線ＢＤＬ　ｉから第２の定電流源ＩＢＬＤ２へ
は電流が流れない。

次に、非選択レベルに移行するビット線駆動負荷線ＢＤ
Ｌ　ｉと選択レベルに移行する他のビット線駆動負荷線
ＢＤＬｊが２重選択状態にあるとき、すなわち第４図に
おいて時間ｔ２の間は、ビット線駆動負荷線ＢＤＬ　ｊ
が最高電位となるので、ダイオードＤｉはオフしてダイ
オードＤｊのみがオンとなり、第１の定電流源ＩＢＬＤ
Ｉへはビット線駆動負荷線ＢＤＬ　ｊから電流が供給さ
れる。一方、ビット線駆動負荷線ＢＤＬ　ｉの方は、ダ
イオードＤｉのオフによりノードＮｉの電位が上昇し、
その結果節２の抵抗Ｒｉ２の両端に電位差が生じるので
、ビット線駆動負荷線ＢＤＬ　ｔから第１および第２の
抵抗ＲｉｌおよびＲｉ２．ダミービット線駆動負荷線Ｄ
ＢＤＬを介して第２の定電流源ＩＢＬＤ２へ放電電流が
流れる。

以上のごとく、上記実施例では、第４図における時間ｔ
１の間は第１の定電流源ＩＢＬＤＩによって放電が行な
われ、２重選択状態にある時間ｔ２の間は第２の定電流
源ＩＢＬＤ２によって放電が行なわれる。ここで、第１
および第２の定電流源ＩＢＬＤＩおよびＩＢＬＤ２に大
きなものを用いれば、ビット線駆動負荷線の放電を素早
く行なうことができる。したがって、従来の半導体記憶
装置に比べてビット線駆動負荷線の放電時間を短縮化で
き、その結果アクセスタイムの短縮化および書込時の誤
動作防止を図ることができる。なお、第１および第２の
定電流源ＩＢＬＤＩおよびＩＢＬＤ２は各ビット線駆動
負荷線に共通に使用される結果、各１個ずつ設ければよ
いので、その消費電流が半導体記憶装置全体の消費電力
に与える影響は極めて小さいものとなる。したがって、
第１および第２の定電流源ＩＢＬＤＩおよびＩＢＬＤ２
に大きなものを用いても、消費電力の制限上問題を生じ
ることはない。

上記実施例では、ダミービット線駆動負荷線ＤＢＤ、Ｌ
の電位をビット線駆動負荷線ＢＤＬ　ｉの非選択レベル
に固定したが、この電位を調整可能なように構成しても
よい。第２図にその実施例を示す。この第２図の実施例
において第１図の実施例と異なる部分は、ダミービット
線駆動負荷線ＤＢＤＬの電位を調整するために、第１図
のダイオード群３に代えてトランジスタＢＣＴを設けた
ことである。そして、この実施例では、トランジスタＢ
ＣＴのベース電位を適当に決めることで、ダミービット
線駆動負荷線ＤＢＤＬの電位は任意に変えることができ
る。たとえば、アドレス信号変化時のみトランジスタＢ
ＣＴのベース電位を下げ、ビット線駆動負荷線から放電
電流を流し、それ以外はトランジスタＢＣＴのベース電
位を上げてビット線駆動負荷線から放電電流を流さない
ようにすることができる。

なお、第１図および第２図の実施例では、この発明をビ
ット線駆動負荷線の放電に用いたが、同趣旨でワード線
の放電回路として用いることもできる。

［発明の効果］ 以上のように、この発明によれば、専用の定電流源を用
いてビット線駆動負荷線を素早く選択レベルから非選択
レベルに移行することができるため、高速動作が可能に
なる。また、ビット線駆動負荷線の２重選択時間も短縮
されるため、書込誤動作が防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図である。 第２図はこの発明の他の実施例を示す回路図である。 第３図は従来の半導体記憶装置の一例を示す回路図であ
る。 第４図はビット線駆動負荷線の選択から非選択への移行
、非選択から選択への移行時の電位変化を表わしたもの
で、横軸に時間、縦軸にビット線駆動負荷電位をとって
いる。 図において、１はＸデコーダ、ＸＤ１〜ＸＤｎはＸデコ
ーダ１の出力線、ＷＬＩ、ＷＬＩ〜ＷＬｎ、ＷＬｎはワ
ード線、ＢＬＩ、ＢＬ了〜Ｂ　Ｌ　ｎ　。 ＢＬｎはビット線、Ｍ　（１，１）　〜Ｍ　（’ｎ、　
ｎ）はメモリセル、ＢＧＩＡ、ＢＧＩＢ　〜ＢＧｎＡ。 ＢＧｎＢはビット線ゲートトランジスタ、ＩＲＷは読出
書込用定電流源、２はＹデコーダ、ＹＤＩ〜ＹＤｎはＹ
デコーダ２の出力線、ＢＤＩ−ＢＤｎはビット線駆動用
トランジスタ、ＤＤＩ〜ＤＤｎはレベルシフト用のダイ
オード、ＩＢＤＩ〜ＩＢＤｎは定電流源、ＢＤＬＩ　〜
ＢＤＬｎはビット線駆動負荷線、Ｄ１〜Ｄｎはダイオー
ド、Ｒ１１〜Ｒｎｌは第１の抵抗、Ｒ１２〜Ｒｎ２は第
２の抵抗、ＤＢＤＬはダミービット線駆動負荷線、■Ｂ
ＬＤＩはビット線駆動負荷線放電用の第１の定電流源、
ＩＢＬＤ２はビット線駆動負荷線用の第２の定電流源、
３はダミービット線駆動負荷線の電位固定用のダイオー
ド、ＢＣＴはダミービット線駆動負荷線電位調整用のト
ランジスタを示す。

Claims (6)

【特許請求の範囲】
1. （１）複数のワード線対と、 複数のビット線対と、 前記ワード線対とビット線対との交点に接続された複数
   のメモリセルと、 複数のアドレス入力信号の組合わせにより、複数のワー
   ド線対のうち１対のみを活性化させるためのワード線駆
   動回路と、 複数のアドレス入力信号の組合わせにより、複数のビッ
   ト線対のうち１対のみを活性化させるためのビット線駆
   動回路とを含み、 前記ビット線駆動回路は、目的のビット線を活性化する
   ための複数本のビット線駆動負荷線を有し、アドレス入
   力信号の組合わせにより、１本のビット線駆動負荷線の
   みが選択電位になる半導体記憶装置において、 前記ビット線駆動負荷線が選択電位から非選択電位に移
   行するときに、当該ビット線駆動負荷線の蓄積電荷を引
   き抜くための第１および第２の定電流源、 前記各ビット線駆動負荷線と前記第１の定電流源との間
   に個別に介挿される複数個のダイオード、および 前記各ビット線駆動負荷線と前記第２の定電流源との間
   に個別に介挿され、第１および第２の抵抗を直列接続し
   て構成される複数組の抵抗直列回路を備え、 前記ダイオードと前記第１の抵抗は対応のものがそれぞ
   れ並列接続されていることを特徴とする、半導体記憶装
   置。
2. （２）前記各抵抗直列回路は、ダミービット線駆動負荷
   線を介して前記第２の定電流源と接続される、特許請求
   の範囲第１項記載の半導体記憶装置。
3. （３）前記ダミービット線駆動負荷線を、前記ビット線
   駆動負荷線の非選択電位に固定するための電位固定手段
   をさらに備える、特許請求の範囲第２項記載の半導体記
   憶装置。
4. （４）前記電位固定手段は、前記ダミービット線駆動負
   荷線と基準電位源との間に介挿されたダイオードを含む
   、特許請求の範囲第３項記載の半導体記憶装置。
5. （５）前記ダミービット線駆動負荷線の電位を任意の値
   に調整するための電位調整手段をさらに備える、特許請
   求の範囲第２項記載の半導体記憶装置。
6. （６）前記電位調整手段は、前記ダミービット線駆動負
   荷線と基準電位源との間に介挿されたトランジスタを含
   み、 前記トランジスタのベース電位を調整することによって
   前記ダミービット線駆動負荷線の電位を　調整するよう
   にしたことを特徴とする、特許請求の範囲第５項記載の
   半導体記憶装置。