JPS593789A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は半導体メモリにかかり、特に読出し時と書込み
時で語線振幅電圧を変えた場合でも一定の語線放電電流
を供給できる半導体メモリ語線放電回路に関する。

（２）技術の背景 最近の大規模集積化技術の発展にともない高集積化低電
力化にすぐれたＭＯＳメモリの発展はめざましいが、よ
り高速な動作の必要なところには、例えば中央演算装置
内のワーキングレジスタ等にはバイポーラメモリが使用
されることが多い。スタティックなバイポーラメモリで
はセルの状態を保持する電流は小さいが、読出し、書込
み時においてセルに流れる電流は比較的大きくする必要
がある。その電流を大きくすれば読み書き動作速度が高
速になるが、逆に消費電力が大きくなる。そこで、バイ
ポーラメモリの低電力化を図るために、従来メモリセル
の保持電流を減少する手段が考えられているが、このよ
うな方法は、ワード線または語線が選択されてから非選
択状態に移行する立ち上がり時間を遅くするので高速動
作の妨げとなっている。

（３）従来技術と問題点 従来の電源マージンを大きくする手段としては、例えば
第１図に示すような回路構成となっている。

第１図に示すように、ワードドライブトランジスタＷＤ
のエミッタに接続されるワード線に共通的に接続された
電流切換型のスクテイソクセル１〜ｎとそのセルの内部
にあるマルチエミッタトランジスタの下側エミッタ端子
に共通的に接続された保持電流源Ｉ８と前記ワード線及
びホールト線ＨＬに接続されたカレントミラー回路を含
む語線放電回路とから構成されている。語線放電回路１
は第１のトランジスタ１１．第２のトランジスタ１２、
第１の抵抗１３．第２の抵抗１４．及びカレントミラー
回路１５を具備する。カレントミラー回路１５はトラン
ジスタ１６及びダイオード１７より構成される。トラン
ジスタ１２のベースはキャパシタを介して接地されてい
る。トランジスタ１２のコレクタはボールド線ＨＬに、
エミッタは抵抗を介して電源の一方へ接続されている。

また、抵抗１４には電源から２段分のダイオード。

が接続されている。第１図に示すような回路−において
、ワード線ＷＬが高レベルになると語線放電回路１のト
ランジスタ１１のベースが高レベルになり導通状態にな
るので、トランジスタ１２のベースを上昇させこのトラ
ンジスタも導通状態となる。従って、メモリセルには放
電電流がトランジスタ１２に向かって流れる。放電電流
の電源電圧に対する変動を０に保つためには、点への電
圧に対する電圧変動を０に保つ必要がある。そこで、カ
レントミラー回路１５においてトランジスタ１Ｇのエミ
ッタ面積とダイオード１７の接合面積を同じにすること
によって抵抗１３．１４に流れるそれぞれの電流を同し
にし、抵抗１３．１４の値を同じにすることによってト
ランジスタ１２のベース端子の電源電圧に対する電圧変
動を０に保つのが従来の語線放電回路である。第１図に
示す回路においては、トランジスタＷＤのベースはほぼ
Ｖｃｃに固定されているが、もしワード線ＷＤの振幅を
読出し時と書込み時で変えた場合、すなわち書込みマー
ジンを減少させずに読出し時間を高速化するために、読
出し時の放電電流よりも書込み時の放電電流の方を大き
くした場合トランジスタ１２のコレクタからエミッタに
流れる電流も読出し時と書込み時で異なってくる。しか
し、この回路では読出し時の放電電流を書込み時の放電
電流とほぼ等しくすることができず読出し時間を低速に
するという欠点があった。

（４）発明の目的 本発明は、書込みマージンを減少させず高速読出しを可
能にするため語線振幅の電圧を意図的に変えた場合でも
一定の語線放電電流を供給することができる。すなわち
読出し時の語線振幅電圧を小さくし、放電電流を大きく
することによって読出し動作を高速にすることができる
語線放電回路を有する半導体メモリを提供することを目
的とする。

（５）発明の構成 本発明の特徴とするところは、メモリセルに接続された
ワード線にベース端子が接続されている二つの第１のエ
ミッタフォロアトランジスタと前記容箱１のエミッタフ
ォロアトランジスタの各エミッタ面積に一方の端子が接
続された各抵抗に流れる電流を等しくし前記各抵抗の他
の一方の他の電圧が前記ワード線の振幅が変イヒしても
共に等しく固定するように前記端子に接続されたカレン
トミラー回路と、前記電圧をベース端子に与えられコレ
クタ端子が前記メモリセルに接続されたホールド線に接
続されている第２のエミッタフォロアトランジスタを含
み、ワード線振幅をセルの読出し時と書込み時に変えた
場合でも一定のワード線放電電流を供給することを特徴
とする半導体メモリにある。

（６）発明の実施例 次に、本実施例を図面を参照にして説明する。

第２図（ａｌは本発明のワード線語線放電回路を含む１
ワ一ド分の電流切換型の半導体メモリの構成図である。

第２図（ａｌにおいて、Ａ部はワード線指定用のデコー
ダ回路、Ｂ部はワード線駆動回路と読み書き電流制御回
路部、０部はメモリセル部、そしてＤ部が語線放電回路
部である。Ａ部の回路において、トランジスタＡＩ、Ａ
２．Ａ３によって電流切換型のゲート回路を構成し、Ａ
ＩとＡ２のベース端子の少なくとも一方がハイレベルに
あるとＡ　１゜Ａ２．Ａ３の共通エミッタに接続された
電流源Ｉ＋によって、電流ＩＩが前記ＡＩ、Ａ２のうち
ベース端子がハイレベルにあるトランジスタのコレクタ
、エミッタ間を通して、電源Ｖ　ｃ’ｃからＲ１を通し
て流れ、ＡＩ、Ａ２の共通コレクタ端子がローレベルに
なる。これはワード線の非選択の状態であり、ワード線
ＷＬに接続されたセルが保持状態となる。また、Ａ１．
Ａ２のベース端子がともにローレベルにあるときベース
端子が参照電圧■λに固定されるトランジスタＡ３のコ
レクタ。

エミッタ間を介してコレクタ端子が接続されている電源
から電流ＩＩが流れるので、逆にトランジスタＡＩ、Ａ
２は電流が流れずその共通コレクタ端子はハイレベルに
なる。この状態がワード線ＷＬ　　の選択状態であり、
ＷＬに接続されたセルの読み書きモードである。

Ｂ部の回路は、前記Ａ１．Ａ２のコレクタ端子にベース
端子が接続されているワード線駆動用トランジスタＢ１
とＢＩのベース端子にアノードが接続されたダイオード
Ｄ１のカソードに接続された電流切換型の読み書き電流
制御回路Ｂ′部から構成されている。トランジスタＢ１
はコレクタが電源Ｖｃｃ（グランドヘル）に接続されて
いるので、ワード線ＷＬに接続されているエミッタｅＩ
によってベース端子の電圧からベース、エミッタ間順方
向電圧降下（約０．７Ｖ　）だけ下がった電圧をワード
線ＷＬに与える。また、読出し、書込み制御回路Ｂ′は
、トランジスタＢ２．Ｂ部のエミッタが共通的に電流源
■２に接続さているので、電流切換型回路を形成してい
る。トランジスタＢ３のベース端子は、ライトイネーブ
ル信号ＷＥが接続されているので、信号ＷＥがハイレベ
ルすなわち読出しモードにおいては前記トランジスタＢ
Ｉのベース端子に接続されているダイオードＤ１に接続
されたコレクタ端子を介して電源Ｖ　ｃｃ、抵抗Ｒ１，
トランジスタＢ１のベース、ダイオードＤ１のルートで
電流Ｉ２が流れる。また、逆にＷＥ倍信号ローレベルす
なわち書込みモードにおいてはトランジスタＢ３はオフ
状態であり、ベース端子が参照電圧ＶＲに接続され、コ
レクタがグランドに接続されているトランジスタＢ２が
オン状態になり、電流Ｉ２はトランジスタＢ２側に流れ
てしまうので、前記１−ランジスクＢ１のベース。

ダイオードＤ１を介して電源Ｖ　ｃｃ、抵抗Ｒ１から電
流は流れず、Ｒ１のＩ２による電圧降下は生じない。従
って、Ａ部のデコーダ回路においてワード線が選択され
、Ｂ部のトランジスタＢ＋のベース端子がハイレベルに
なる場合、もしＷＥ倍信号ローレベルの書込みモードに
おいては、そのハイレベルが電源Ｖｃｃ（グランドレベ
ル）すなわちハイレベルのうちの高い方Ｈ、ｔ、；ｇｋ
になり、また、ＷＥ倍信号ハイレベルすなわち読出しモ
ードにおいては、電流Ｉ２がＲ１，Ｄ部を介して流れる
の等、電圧降下Ｒ１・Ｉ２だけトランジスタＢ１のベー
ス端子は下がり、ハイレベルのうちのローレベルＨ）。

ッになる。従って、書込み時においては、ワード線ＷＬ
はＨｌ、、、、ら−■１ｏｅ（ベース、エミッタ間順方
向電圧）となり、読出し時にはワード線ＷＬはＨｌｏｇ
　　　Ｖｂｅとなる。

このようにワード線ＷＬの振幅を読出し時と書込み時で
かえるのは、書込み時には確実に書込み動作を実行する
ためにワード線ＷＬを　Ｈｈ；ｇｌ、１−Ｖｂｅまで振
幅を大きくし、書込みマージンを大きくする。一方、読
出し時においては読出し時間を高速にするために、語線
電圧をＨｌ。い−Ｖｂｅまで下げるものである。

０部はワード線ＷＬに接続された電流切換型のスタティ
ックセル１〜ｎとそのセル内部にあるマルチトランジス
タＴＩ、Ｔ２の共通に接続された下側エミッタ端子に接
続された保持電流源ＩＨから構成されている。セル１〜
ｎは全く同様な構成をし、第２図（ｂｌに示すようにマ
ルチトランジスタＴ１．Ｔ２がお互いにベース、コレク
ク間を接続したスタティックセルであって、前記ワード
線ＷＬにトランジスタＴＩ、Ｔ２のそれぞれのコレツク
間に抵抗とダイオードの並列回路が接続されており、ト
ランジスタＴＩ、Ｔ２の上側エミツタがそれぞれビット
線Ｂ、Ｂに接続された構成になっている。ワード線ＷＬ
がローレヘルにあるとき、トランジスタＴ１．Ｔ２の上
側エミッタ端子はオフ状態にあり、セルはＴＩ、Ｔ２の
うちどちらが一方の下側エミ’７タが保持状態になって
、保持電流ＩＨが流れる。読出しモードにおいては、ト
ランジスタＴＩ、Ｔ２の上側エミッタのどちらか一方が
オン状態にし、ピント線Ｂまたはｉを通してセルの内容
がＢ、Ｂ線に接続されたセンス回路に伝達される。また
、書込みモード時においては、セル内容と異なる逆の情
報を前記ビット線に与えることによってセルの内容を反
転させて、書込み動作を行う。

また、Ｄ部の語線放電回路は、マルチトランジスタＴの
ベース端子が前記ワード線ＷＬに接続され、コレクタが
グランドＶｃｃに接続され、下側エミッタが抵抗Ｒ２の
一々に接続され、上側エミッタが抵抗Ｒ３の一方に接続
されたエミッタフォロア回路を、前記抵抗Ｒ２，Ｒ３の
他の一方に接続されたトランジスタＴＨとダイオードＤ
よりなるカレントミラー回路ＣＭ及びベース端子が前記
抵抗Ｒ２の他の一方に接続され、コレクタがセル１〜ｎ
の下側エミ’７タに接続されているボールド線ＨＬに接
続され、エミツタが抵抗Ｒ４を介して■を電源（負電圧
）に接続されたエミッタフォロアトランジスタＴ。より
なる。なお、カレントミラー回路内部のトランジスタＴ
Ｉ、Ｉのコレクタ端子は前記抵抗Ｒ２の他の一方に接続
され、ベース端子が前記抵抗Ｒ３の他の一方に接続され
、エミッタ端子が負電源ＶＥＦに接続され、ダイオード
Ｄのアノードが前記トランジスタＴＭのベース端子に接
続され、カソードが負電源ｖＥεに接続された構造とな
っている。キャパシタＣが、トランジスタＴ、のベース
端子と負電源Ｖ、ｐ間に接続されている。

この語線放電回路の目的は、マルチトランジスタＴのベ
ース端子に接続されたワード線Ｗ’Ｌの振幅に変動が起
きた場合、すなわち、読出し時と書込み時で前述したよ
うに振幅差を意図的に設けた場合でも、セル１ルｎ内部
のマルチトランジスタＴＩ、Ｔ２に接続されたホールド
線ＨＬをがいして流れ出る放電電流をトランジスタＴ。

のベース端子を一定に保つことによって一定にすること
を目的にしている。このような目的のために、語線放電
回路の内部にカレントミラー回路ＣＭが含まれている。

すなわち、トランジスタＴＭのエミッタ面積とそのベー
ス端子がアノードに接続されたダイオ−１”　Ｄの接合
面積を一定にすることによって、抵抗Ｒ２と抵抗Ｒ３に
流れる電流を同じにしている。また抵抗Ｒ２とＲ３の値
も同じにすれば、Ｒ２とＲ３の電圧降下は等しいから、
トランジスタＴＭのコレクタ端子とベース端子は同電位
になる。ダイオードＤの電圧降下は常にダイオードの順
方向電圧降下０．７■に固定されるので、そのダイオ−
［のアノード電圧に等しくなるように、トランジスタＴ
；のコレクタ端子の電圧が決定される。従って、そのコ
レクタ端子電圧はワード線ＷＬの電圧変動によって、す
なわぢ続出し時と書込み時の語線電圧に差があっても変
化しない。このため、トランジスタＴ。のエミッタ電圧
も変化。

がなく、その電圧をＲ４で割った電流が放電電流として
セルから流れ出る。

なお、第１の実施例に示した本発明の半導体メモリのワ
ード線放電回路は、２ワ一ド以上存在する場合には第３
図に示すように各回路部は接続される。すなわち、ワー
ド線ＷＩに接続されるワード綿線放電回路内のカレント
ミラー回路のトランジスタＴ白のベース端子は他のワー
ド線に接続されるワード線放電回路内のカレントミラー
回路のトランジスタＴ萌等のベース端子と共通に接続さ
れるが、カレントミラー回路のダイオードＤ、マルチエ
ミッタトランジスタＴの上側エミッタに接続される抵抗
Ｒ３とその抵抗Ｒ３の他の一方にアノードが接続される
ダイオードＤは各ワードに関して共通的に使用されるの
で全ワードに関して一つでよい。これは、素子数を減ら
すために各ワードごとに存在するマルチエミッタトラン
ジスタＴの上側エミッタが共通に接続され、ダイオード
Ｄのアノードがカレントミラー回路内のトランジスタＴ
白　−ｒ）・・・等のベースに共通的に接続することに
よって、各ワードごとにある抵抗Ｒ２に流れる電流が各
ワード線共通に使用される一つの抵抗Ｒ３（Ｒ２＝Ｒ３
）に流れる電流と等しく、一つのダイオードＤのアノー
ド端子電圧を固定して各ワードごとにあるエミッタフォ
ロアトランジスタＴ。のベース端子電圧を読み書きモー
ド時に関して変化しないようにしてＴ。に流れる放電電
流を変化しないようにできるからである。

次に本発明の半導体メモリワード線放電回路の第２の実
施例を第４図に示す。

Ａ部のデコーダ部、Ｂ部のワード線駆動トランジスタＢ
＋と読み書き制御回路部Ｂ′及び０部のスタティックメ
モリセル部に関しては、前記第１の実施例のそれぞれＡ
、Ｂ、Ｃ，部と全く同じになっているが、Ｄ部のワード
線放電回路部のみ異なる構成になっている。ワード線放
電回路部りは、ベース端子がワード線に、コレクタ端子
がグランド電源に、そしてエミッタ端子が抵抗Ｒ２を介
してトランジスタＴ。のベース端子に接続されているエ
ミッタフォロアトランジスタＴと、ベース端子が電流切
換型ゲート回路Ｇの左側トランジスタＴＣｒのコレクタ
端子にエミッタフォロアトランジスタＴ　ｒｒを介して
接続され、コレクタ端子がグランド電源に、そしてエミ
ッタ端子が抵抗Ｒ３を介してカレントミラー回路部ＣＭ
のダイオードＤのアノードに接続されているＴ′と、前
記トランジスタＴＤのベース端子にコレクタが接続され
、ベース端子が前記ダイオードＤの前記アノードに、そ
してエミッタ端子が負電源に接続されたトランジスタＴ
）−１とカソードがやはり負電源に接続された前記ダイ
オードＤからなるカレントミラー回路部ＣＭと、前記ゲ
ート回路Ｇとから構成されている。なお、トランジスタ
ＴＤのコレクタ端子はホールド線ＨＬに、そしてエミッ
タ端子は抵抗Ｒ４を介して負電源に接続されている。ま
た、前記ゲート回路Ｇはベース端子がそれぞれＷＥ倍信
号び参照電圧に接続されそれぞれのエミッタが共通的に
電流源嘔に接続されているトランジスタＴ６とＴＣ，′
とを含み、トランジスター　のコレクタが抵抗Ｒ５を介
してグランド電源Ｖｃｃに接続され、トランジスタＴＧ
′のコレクタを直接グランド電源Ｖｃｃに接続された構
成になっている。

このようなワード線放電回路においては、トランジスタ
Ｔｈのベース、エミッタ間接合面積とダイオードＤの接
合面積を同じにしであるカレントミラー回路ＣＭによっ
て抵抗Ｒ２とＲ３に流れる電流が等しくなることは実施
例１の場合と同様に説明される。書込みモードにおいて
は、ワード線ＷＬはワード線駆動用トランジスタＢ１の
ベース端子が零ボルトのＨｈＩっｈレベルになるのでＨ
ｈ；ｅ３ｈ”ｂｅの電圧になるので、トランジスタＴの
エミッタ出力端子の電圧はＨｈ；３ｈ　−２Ｖｌ−ｅと
なる。また、ゲート回路Ｇにおいて、トランジスタＴｑ
のベース端子にはＷＥ倍信号ローレベルが入力されてい
るので書込みモードにおいてはトランジスタＴｑがＯＦ
ＦでトランジスタＴｑ　゛がＯＮの状態になるのでトラ
ンジスタＴ６　のコレクタは零電圧のＨレベルになって
いる。従って、トランジスタＴ′のエミッタ端子の電圧
もＨｈｉ％　　２　Ｖｂｅになるので、抵抗Ｒ２とＲ３
が等しければＲ２とＲ３のそれぞれの電圧降下が等しく
トランジスタＴ。

のベース端子とダイオードＤのアノード端子の電圧が等
しくなる。ダイオードＤのアノード端子はダイオード順
方向電圧降下（０，７Ｖ）に固定されているので、トラ
ンジスタＴ。のベース端子もそれに固定され、結果とし
て、トランジスタＴ。のコレクタからエミッタに流れる
電流は一定となる。

このことは、読出しモードにおいても同じことが言える
。すなわち、ワード線ＷＬがＨ１ｏアーｖｂｅになると
きは、ゲート回路ＧにおいてトランジスタＴｑがＯＮす
るのでトランジスタＴ′のベース端子もＨｌｏｕ　　ｖ
、、になり、トランジスタＴとＴ′のエミッタ端子の電
圧が等しくなる。従って、トランジスタＴ。のベース端
子とダイオードＤのアノード端子の電圧が等しくなり、
ダイオードＤのアノード端子は前記書込みモードと同様
にダイオード順方向電圧降下（０，７Ｖ）に固定される
ので、Ｔｏのベース端子の電圧も前記書込みモードにお
ける電圧に等しくなるように固定されるので、Ｔｏのコ
レクタからエミッタに流れる放電電流は読み書きの両モ
ードで変化しない。このように実施例２に示した本発明
の方法でも、書込みマージンを減少させずに高速読出し
を可能にするためワ８−ド線振幅を意図的に変えた場合
（続出し時と書込み時で）でも一定のワード線放電電流
を供給することを特徴とする。

【図面の簡単な説明】

第１図は従来のワード線放電回路を含むメモリ回路の回
路図、第２図（８１は本発明のワード線放電回路の一実
施例の回路図、第２図（ｂ）はと前記実施例におけるメ
モリセルアレイを示すブロック図、第３図は第１の実施
例の変形例を示す図、第４図は本発明の他の実施例の回
路図である。 Ａ１．Ａ２．Ａ３．Ａａ、Ｂｌ、Ｂ２．Ｂ３゜・グイオ
ート、　　ＴＩ、＋２．Ｉ？ｌ・・・定電流源、　ＣＭ
・・・カレントミラー回路。 特許出願人　　冨士通株式会社

Claims (2)

【特許請求の範囲】
1. （１）メモリセルに接続されたワード線にベース端子が
   接続されている二つの第１のエミッタフォロアトランジ
   スタと前記各年１のエミッタフォロアトランジスタの各
   エミッタ端子に一方の端子が接続された各抵抗に流れる
   電流を等しくし前記各抵抗の他の一方の電圧が前記ワー
   ド線の振幅が変化しても共に等しく固定するように前記
   端子に接続されたカレントミラー回路と、前記電圧をベ
   ース端子に与えられコレクタ硝子が前記メモリセルに接
   続されたホールド線に接続されている第２のエミッタフ
   ォロアトランジスタを含み、ワード線振幅をセルの読出
   し時と書込み時に変えた場合でも一定のワード線放電電
   流を供給することを特徴とする半導体メモリ
2. （２）前記二つの第１のエミッタフォロアトランジスタ
   は一つのマルチエミッタフォロアトランジスタから構成
   されることを特徴とする特許請求の範囲第１項記載の半
   導体メモリ