JPH0158696B2

JPH0158696B2 -

Info

Publication number: JPH0158696B2
Application number: JP54081350A
Authority: JP
Inventors: Nobuaki Kitamura; Koji Masuda; Masao Mizukami
Original assignee: Hitachi Tokyo Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1979-06-29
Filing date: 1979-06-29
Publication date: 1989-12-13
Also published as: JPS566539A

Description

【発明の詳細な説明】本発明は信号レベル変換回路、例えばECL回
路の出力とTTL回路もしくはＮ―MOS回路の入
力との間のインターフエイスにおいて利用される
レベル変換回路に関する。

ECL（エミツタ・カツプルド・ロジツク）回路
は負の電源電圧V_EEを利用するので、ECL回路の
信号レベルは接地電位と負の電源電圧V_EEとの間
で変化する。一方、TTL（トランジスタ・トラン
ジスタ・ロジツク）回路もしくはＮ―MOS（Ｎチ
ヤンネル絶縁ゲート電界効果トランジスタ）回路
は正の電源電圧V_CCを利用するので、TTL回路も
しくはＮ―MOS回路の信号レベルは正の電源電
圧V_CCと接地電位との間で変化する。

この様に負の電源電圧V_EEで動作する第１回路
の出力と正の電源電圧V_CCで動作する第２回路の
入力との間のインターフエイスには、信号レベル
変換回路が必要となる。第１図の破線中の回路
は、従来より公知の半導体集積回路化された信号
レベル変換回路を示す。EC回路l₁の第１電源端
子P₁は接地電位（GND）に接続され、第２電源
端子P₂には負の電源電圧V_EE（例えば−5.2V）が
印加されているので、ECL回路l₁の出力端子P₇か
ら得られる出力信号の信号レベルは接地電圧の
負の電源電圧V_EEとの間で変化する。TTL回路l₃
の第１電源端子P₁₀には正の電源電圧V_CC（例えば
＋5.0V）が印加され、第２電源端子P₁₆は接地電
位（GND）に接続されているので、TTL回路L₃
の信号レベルは正の電源電圧V_CCと接地電位との
間で変化する。ECL回路l₁の出力端子P₇とTTL
回路l₃の入力端子P₁₅との間には、公知の信号レ
ベル変換回路l₂が設けられている。

この信号レベル変換回路l₂は、第１入力端子
P₁₁にそのベースが接続された第１入力トランジ
スタQ₁₈、第２入力端子P₁₂にそのベースが接続さ
れた第２入力トランジスタQ₁₇、基準電圧発生回
路１より発生された負の第２基準電圧V_b2がその
ベースに印加された基準トランジスタQ₁₆、基準
電圧発生回路１より発生された負の第１基準電圧
V_b1がそのベースに印加された電流源トランジス
タQ₁₉を含んでいる。基準電圧発生回路１は、負
の電源電圧V_EEと接地電位との電位差によつて動
作するとともに、トランジスタQ₉，Q₁₀、ダイオ
ードD₃，D₄，D₅，D₆、抵抗R₇，R₉，R₂₅を含ん
でいる。基準電圧発生回路１のトランジスタQ₉
のエミツタは端子P₁₃に接続され、この端子P₁₃よ
り負の第３基準電圧V_BBが得られる。

第１入力トランジスタQ₁₈と基準トランジスタ
Q₁₆のそれぞれのコレクタは第１接続点N₁におい
て第１負荷抵抗R₃₂に接続され、第２入力トラン
ジスタQ₁₇のコレクタは第２接続点N₂において第
２負荷抵抗R₃₅に接続されている。第１接続点N₁
がハイレベルとなると、第１出力トランジスタ
Q₃₂が導通し正の電源電圧V_CCに近似したハイレ
ベルの出力信号が出力端子P₁₄に得られ、一方第
２接続点N₂がハイレベルとなると、第２出力ト
ランジスタQ₃₃が導通し接地電位（GND）に近似
したローレベルの出力信号が出力端子P₁₄に得ら
れる。このような、信号レベル変換回路l₂の出力
端子P₁₄における変換出力信号Ｙは、ほぼ正の電
源電圧V_CCと接地電位との間で変化し、TTL回路
l₃の入力端子P₁₅に伝達される。

半導体集積回路外部の接続配線によつて、信号
レベル変換回路l₂の第１入力端子P₁₁にはECL回
路l₁の出力信号が印加され、第２入力端子P₁₂
には第３基準電圧V_BBが印加されている。従つ
て、信号レベル変換回路l₂の出力端子P₁₄におけ
る変換出力信号Ｙの位相は、ECL回路l₁の出力端
子P₇における出力信号の位相と逆相となる。

一方、ECL回路l₁の如き第１回路のための負の
電源電圧V_EEおよびTTL回路の如き第222回路の
ための正の電源電圧V_CCは、それぞれ電源電圧値
の変動を起こす可能性がある。

さらに、信号レベル変換回路l₂の出力端子P₁₄
における出力信号Ｙのスイツチング速度は、第１
および第２入力トランジスタQ₁₈，Q₁₇のスイツ
チング特性によつて決定される。

従つて、信号レベル変換回路l₂のスイツチング
速度を高速度に維持するためには、この第１およ
び第２トランジスタQ₁₈，Q₁₇が非飽和モードで
動作しなければならない。すなわち、バイポーラ
トランジスタが飽和領域に駆動されると、ベー
ス・コレクタ接合が順方向にバイアスされる。従
つて、ベース層およびコレクタ層は相互に少数キ
ヤリア注入を生じるため、この少数キヤリアの蓄
積によりスイツチング時間は著しく長くなる。

一方、第１図に示した従来より公知の信号レベ
ル変換回路l₂内の基準電圧発生回路１は負の電源
電圧V_EEの電源電圧値に依存し正の電源電圧V_CC
の電源電圧値には依存しない第１基準電圧V_b1に
よつて電流源トランジスタQ₁₉に流れる電流I₀の
電流値が定められる。従つて、この電流I₀の電流
値は、負の電源電圧V_EEの電源電圧値に依存する
が正の電源電圧V_CCの電源電圧値には依存しな
い。

今、ECL回路l₁の出力端子P₇の出力信号が接
地電位に近似したレベルである場合を考えると、
基準トランジスタQ₁₆のベースおよび第２入力ト
ランジスタQ₁₇のベースにはそれぞれ負の第２基
準電圧V_b2および負の第３基準電圧V_BBが印加さ
れているので、第１入力トランジスタQ₁₈が導通
し、基準トランジスタQ₁₆および第２入力トラン
ジスタQ₁₇は非導通となる。従つて、第１接続点
N₁の電圧V_N1は下式で求められる。

V_N1＝V_CC−R₃₂・I₀ …(1) 故に、負の電源電圧V_EEが所定の電源電圧値
（例えば−5.2V）に維持され、一方正の電源電圧
V_CCが所定の電源電圧（例えば＋5.0V）から大幅
に減少し、例えばそれが＋3.0Vに減少すると、
上記第(1)式の右辺の第(1)式の右辺の第１項は第２
項より小さな値となり、第１接続点N₁の電圧V_N1
は負の電圧となる。

一方、正の電源電圧V_CCが所定の電源電圧値
（例えば5.0V）に維持され、これに対し負の電源
電圧V_EEが所定の電源電圧値（例えば−5.2V）か
ら大幅に増加し、例えばそれが−7.0Vに増加す
ると、電流源トランジスタQ₁₉に流れる電流I₀の
電流値は増加する。従つて、この電流増加によつ
て上記第(1)式の第２項は第１項より大きな値とな
り、第１接続点N₁の電圧は同様に負の電圧とな
る。

このように正の電源電圧V_CCの電源電圧値の減
少もしくは負の電源電圧V_EEの電源電圧値の増加
によつて、第１接続点N₁の電圧V_N1が負の電圧と
なるが、第１入力トランジスタQ₁₈のベースに印
加されている出力信号が接地電位のレベルであ
るので、第１入力トランジスタQ₁₈のコレクタ・
ベース接合は順方向にバイアスされ、第１入力ト
ランジスタQ₁₈は飽和領域に駆動される。

一方、データ処理システムのロジツクデザイン
によつて、第１入力トランジスタQ₁₈のベースに
第３基準電圧V_BBが印加され、第２入力トランジ
スタQ₁₇のベースにECL回路l₁の出力信号が印
加される場合、正の電源電圧V_CCの減少もしくは
負の電源電圧V_EEの電源電圧の増加によつて、第
２接続点N₂の電圧は負となり、第２入力トラン
ジスタQ₁₇は同様に飽和領域に駆動される。

このように、正の電源電圧V_CCもしくは負の電
源電圧V_EEの電源電圧値の変動による第１入力ト
ランジスタQ₁₈もしくは第２入力トランジスタ
Q₁₇の飽和によつて、信号レベル変換回路l₂の出
力端子l₂の出力端子P₁₄の出力信号Ｙのスイツチ
ング速度は著しく低速度となる。

これに対し、例えば特開昭51―120143号公報に
提案されているように、信号レベル変換回路の入
力トランジスタのコレクタにシヨツトキーダイオ
ード等のクランプ素子を接続することによつて、
入力トランジスタの飽和を防止する方法も公知で
ある。

しかしながら、シヨツトキーダイオードの如き
クランプ素子は入力トランジスタの飽和は防止は
出来るが、その寄生容量は信号レベル変換回路の
出力信号のスイツチング速度は低速度となる。

第１回路のための負の電源電圧もしくは第２回
路のための正の電源電圧の電源電圧の変動に対
し、高速度のスイツチング動作が可能な電源電圧
変動動作範囲が拡大されたところの信号レベル変
換回路は、入力トランジスタに接続された電源流
トランジスタに流れる電流の電流値は負の電源電
圧および正の電源電圧の電源電圧値に依存するよ
うにすることによつて得ることができる。すなわ
ち、この場合電流源トランジスタに流れる電流の
電流値は、負の電源電圧の電源電圧値と正の電源
電圧の電源電圧値の電圧差に比例する。従つて、
例えば正の電源電圧の電源電圧値が減少すると、
正の電源電圧と入力トランジスタのコレクタとの
間に接続された負荷抵抗における電圧降下は電流
源トランジスタに流れる電流の減少によつて減少
する。故に、正の電源電圧の電源電圧値の減少に
よる入力トランジスタのコレクタ電位の低下は、
負荷抵抗における電圧降下の減少によつて相殺さ
れる。

しかしながら、電流源トランジスタの動作を正
の電源電圧と負の電源電圧とに依存させる場合で
あつても、入力トランジスタのコレクタ電位の変
化は、正及び負の広い変化範囲に対し補償されな
い。電源電圧の不足ないしは過大によつて入力ト
ランジスタQ₁₇，Q₁₈のコレクタ電位が不所望に
上昇する場合は、プツシユプル出力回路を構成す
る出力トランジスタQ₃₂，Q₃₃が同時にオン状態
にされ、その結果これらのトランジスタに過大電
流が流れる恐れが生じる。

従つて、本発明の目的は、高速度のスイツチン
グ動作が可能であるとともに、プツシユプル出力
トランジスタの過大電流を防止できるようにした
レベル変換回路を提供することにある。

以下、本発明を実施例とともに詳細に説明す
る。

第２図は、ECL回路l₁及びＮ―MOSメモリl₃と
ともに本発明の実施例による信号レベル変換回路
l₂の回路図を示している。

上記ECL回路l₁は、特に制限されないが図示の
ように抵抗R₁〜R₃、ダイオードD₁，D₂及びトラ
ンジスタQ₁からなるバイアス回路と、抵抗R₄，
R₆及びトランジスタQ₂〜Q₇からなる論理回路と
からなる。

上記トランジスタQ₃〜Q₅のベースにはそれぞ
れ端子P₃〜P₅から入力信号ａ〜ｃが供給される。
トランジスタQ₇のエミツタ（出力端子PP₇）には
上記信号ａ〜ｃのノア論理の信号が出力され
る。

上記ECL回路l₁の一方の電源端子P₁は回路の接
地電位点（GND）に接続され、他方の電源端子
P₂は、例えば−5.2Vの負電源端子V_EEに接続され
る。ECL回路l₁の入力信号及び出力信号は、例え
ばハイレベルが−0.89Vとされ、ロウレベルが−
1.69Vとされる。

本発明の実施例に従つて信号レベル変換回路l₂
は周知のモノリシツク半導体集積回路技術によつ
て、破線l₂内の回路素子は１つの半導体基板上に
構成されている。

この信号レベル変換回路l₂の１つの電源端子P₈
は、例えば5Vの正電源電圧端子V_CCに接続され、
他の１つの電源端子P₉は、負電源電圧端子V_EEに
接続され、残りの１つの電源端子P₁₀は回路の接
地電位点（GND）に接続される。

バイアス回路２は、本発明の原理に従つて特に
図示したように正電源電圧端子V_CCと負電源電圧
端子V_EEとの間に接続され、正電源と負電源の電
圧差によつて動作させられる。バイアス回路２
は、トランジスタQ₉のエミツタとダイオードD₃
のアノードとの接続点にECL信号レベルのほぼ
中間のレベル、例えば−1.29Vのバイアス電圧
V_BBを発生し、ダイオードD₄のカソードとトラン
ジスタQ₁₀のコレクタとの接続点にECL信号レベ
ルよりも低いバイアス電圧V_b2を発生する。また
トランジスタQ₁₀のエミツタと抵抗R₉との接続点
に電流源トランジスタQ₁₉のためのバイアス電圧
V_b1を発生し、抵抗R₉とR₁₀との接続点にトラン
ジスタQ₁₁のためのバイアス電圧V_b2を発生する。

スイツチング回路１において、トランジスタ
Q₁₉は電流源トランジスタを構成し、トランジス
タQ₁₈は第１入力トランジスタ、Q₁₇は第２入力
トランジスタを構成する。

上記第２入力トランジスタQ₁₇は、そのベース
に定電圧バイアス回路２から端子P₁₃，P₁₂を介し
て上記ECL信号レベル中間のレベルの基準バイ
アス電圧V_BBを受け、上記トランジスタQ₁₈は端
子P₇，P₁₁を介して上記ECL回路l₁からの出力信
号を受ける。第１入力トランジスタQ₁₈と第２
入力トランジスタQ₁₇とには基準トランジスタ
Q₁₆がさらに差動的に接続され、基準トランジス
タQ₁₆のベースにはバイアス回路２よりバイアス
電圧V_b2が印加されている。従つて上記ECL回路
l₁の出力信号がハイレベルのとき上記トランジ
スタQ₁₇はオフ状態、Q₁₈はオン状態になる。逆
にECL回路l₁の出力信号がロウレベルのときト
ランジスタQ₁₇とQ₁₈のそれぞれの状態は上記と
逆になる。

第１入力トランジスタQ₁₈のコレクタは第１負
荷抵抗R₁₉を介して、第２入力トランジスタQ₁₉
のコレクタは第２負荷抵抗R₁₈を介してそれぞれ
正電源電圧端子V_CCに接続されている。

上記トランジスタQ₁₇又はQ₁₈のオン状態によ
り抵抗R₁₈又はR₁₉に電流源トランジスタQ₁₉の電
流I₀が流れ、電圧降下を生ずる。その結果、上記
トランジスタQ₁₇とQ₁₈のコレクタにはECLレベ
ルの入力信号に応じて互いに逆相の信号が出力す
る。この場合、抵抗R₁₈及びR₁₉の抵孔値の適当
な設定により、上記トランジスタQ₁₇，Q₁₈のコ
レクタ出力信号の低レベルはほぼ接地電位、例え
ば＋0.3Vとなるようにされる。

上記トランジスタQ₁₇，Q₁₈のコレクタ出力信
号はそれぞれエミツタフオロワトランジスタ
Q₂₀，Q₂₂を介して、継続接続の出力トランジス
タQ₂₁，Q₂₃のベースに供給される。上記出力ト
ランジスタQ₂₁とQ₂₃は上記差動対トランジスタ
Q₁₇，Q₁₈のコレクタ出力によつて互いに逆相に
動作させられる。その結果出力端子P₁₄にはBCL
レベルの入力信号に対応して正電圧系に変換さ
れ、かつ容量性負荷のように重い負荷でも充分駆
動できる出力信号Ｙが得られる。

この信号レベル変換回路l₂の出力信号Ｙはほぼ
正の電源電圧V_CCと接地電位点との間で変化し、
ＮチヤンネルMOS回路l₃の入力端子P₁₄に印加さ
れる。Ｎ―MOS回路l₃はＮチヤンネル絶縁ゲー
ト型電界効果トランジスタQ₂₃，Q₂₄，Q₂₅，Q₂₆，
Q₂₇を含み、一方の電源端子P₁₀は例えば＋5.0V
の正電源端子V_CCに接続され、他方の電源端子
P₁₆は接地電位点（GND）に接続される。

本発明の原理に従つたバイアス回路２におい
て、正電源電圧端子V_CCと負電源電圧端子V_EEと
の間に抵抗R₂₅と抵抗R₁₃とが直列接続される。
抵抗R₂₅と抵抗R₁₃との接続点に発生する電圧は、
正の電源電圧V_CCと負の電源電圧V_EEの差電圧に
比例し、さらに電流源トランジスタQ₁₉のベース
に印加されるバイアス電圧V_b1を定める。抵抗
R₂₅と抵抗R₁₃との接続点は、電流源トランジス
タQ₁₉のベースに直接に接続されることが出来る
が、好しくはエミツタフオロワートランジスタ
Q₁₀のベース・エミツタ接合を介して電流源トラ
ンジスタQ₁₉のベースに接続される。本発明のさ
らに好適な実施例によればトランジスタQ₁₀，
Q₁₉のベース・エミツタ接合特性を補償するた
め、ダイオードD₅，D₇が抵抗R₁₃に直列接続され
ている。

さらに、本発明の好適な実施例によれば、バイ
アス回路２において接地電位点（GND）と負電
源電圧端子V_EEとの間に抵抗R₁₁と抵抗R₂₇とが直
列接続される。抵抗R₁₁と抵抗R₂₇との接続点に
発生する電圧は、負の電源電圧V_EEの電源電圧値
に比例し、基準バイアス電圧V_BBおよびバイアス
電圧V_b2を定める。

今、ECL回路l₁の出力端子P₇の出力信号は接
地電位に近似したレベルである場合を考えると、
基準トランジスタQ₁₆のベースおよび第２入力ト
ランジスタQ₁₇のベースにはそれぞれバイアス電
圧V_b2およびバイアス電圧V_BBが印加されている
ので、第１入力トランジスタQ₁₈が導通し、基準
トランジスタQ₁₆および第２入力トランジスタ
Q₁₇は非導通となる。従つて、第１負荷抵抗R₁₉
を第１入力トランジスタQ₁₈のコレクタとが接続
された第１接続点N₁の電位V_N1は下式で求められ
る。

V_N1＝V_CC−R₁₉・I₀ …(2) 一方、電流源トランジスタQ₁₉に流れる電流I₀
の電流値は、本発明の原理に従つて特に、正の電
源電圧V_CCと負の電源電圧V_EEの電源電圧の差電
圧に比例される。

従つて、負の電源電圧V_EEが所定の電源電圧値
（例えば−5.2V）に維持され、一方正の電源電圧
V_CCが所定の電源電圧値（例えば＋5.0V）から、
例えば＋3.0Vと大幅に減少すると、電流源トラ
ンジスタQ₁₉に流れる電流I₀の電流値は大幅に減
少する。故に、正の電源電圧V_CCの電源電圧値が
所定値から大幅に減少しても、上記第(2)式の右辺
の第１項および第２項はともに小さな値となる。

一方、正の電源電圧V_CCが所定の電源電圧値
（例えば5.0V）に維持され、これに対し負の電源
電圧V_EE（例えば−5.2V）から例えば−7.0Vと大
幅に変化した場合、従来より公知の信号レベル変
換回路の電流源トランジスタに流れる電流の電流
値は負の電源電圧V_EEの電圧値のみに依存して大
幅に変化したのに対し、本発明によれば電流源ト
ランジスタQ₁₉に流れる電流I₀の電流値は正の電
源電圧V_CCと負の電源電圧V_EEの電源電圧の差電
圧で定まるので、負の電源電圧V_EEの電源電圧値
の変化による電流I₀の電流値の変化は従来より小
さくなる。

故に、本発明に従つて電流源トランジスタに流
れる電流I₀の電流値が正の電源電圧V_CCと負の電
源電圧V_EEの電源電圧値の差電圧に比例して変化
することによつて、正の電源電圧V_CCもしくは負
の電源電圧V_EEの電源電圧値の変化に対し、第１
接続点N₁の電位をさほど変化させず、ほぼ一定
に維持する。

一方、信号レベル変換回路を使用する場合、供
給する正電源電圧及び負電源電圧が変動したり、
供給順序が変化したりすると、Ｎ―MOSメモリ
に望ましくないレベルの信号が供給され、その結
果、Ｎ―MOSメモリが誤動作してしまうことが
明らかとなつた。

本実施例による信号レベル変換回路は、次に説
明するように、電源電圧V_CC，V_EEの変動、電源
供給開始時の電圧V_CCとV_EEの供給順序の変化、
及び入力端子P₁₁及びP₁₂が不所望にも開放状態に
なつたときも、MOSメモリ駆動回路l₂のプツシ
ユプル出力回路（Q₂₁，Q₂₃）の出力信号Ｙを好
しいレベルのハイレベルにさせるように動作す
る。

すなわち負電源電圧V_EEが変動して、電源電圧
値が減少していくと、定電圧バイアス回路２のト
ランジスタQ₉ダイオードD₃，D₄，トランジスタ
Q₁₀，抵抗R₉、R₁₀の直列電流径路に流れるバイ
アス電流が実質的に零となるような臨界値V_EE
（crit）を負電源電圧V_EEは有することにある。負
電源電圧V_EEの絶対値がこの臨界値V_EE（crit）以
下となると、トランジスタQ₁₀のエミツタから得
られるバイアス電圧V_b1は実質的に零となり、定
電流トランジスタQ₁₉はカツトオフされる結果と
なる。

定電流トランジスタQ₁₉のこのオフ状態は、差
動対トランジスタQ₁₇，Q₁₈の両トランジスタを
オフ状態にせしめる。

V_EE検出回路３とスイツチ回路４内のスイツチ
トランジスタQ₁₅が設けられていない場合は、こ
の差動対トランジスタQ₁₇，Q₁₈の両コレクタ出
力は、両トランジスタのオフ状態によつて同時に
ハイレベルとなり、MOSメモリ駆動回路l₂のプ
ツシユプル出力回路のエミツタフオロワトランジ
スタQ₂₀，Q₂₂および出力トランジスタQ₂₃，Q₂₁
は全てオン状態となる。この状態は、Ｎ―MOS
メモリの誤動作の原因となるローレベル（接地電
位）を出力端子P₁₄から出力信号Ｙとして生じる
だけではなく、出力トランジスタQ₂₃，Q₂₁に同
時に大きな電流が流れ、この両トランジスタが破
壊される危険性がある。

これに対し、本発明の実施例によればV_EE検出
制御回路３とスイツチ回路４が設けられ、特に
V_EE検出回路３内の検出トランジスタQ₁₁のベー
スは抵抗R₉とR₁₀の接続点に接続され、トランジ
スタQ₁₀のエミツタから得られるバイアス電圧
V_b1よりも小さなバイアス電圧V_b3が供給されて
いる。従つて、負電源電圧V_EEの絶対値が上述の
臨界値V_EE（crit）以下となり、定電流トランジス
タQ₁₉がカツトオフとなる前に、V_EE検出制御回
路３のトランジスタQ₁₁がカツトオフとなる。従
つて、トランジスタQ₁₁のコレクタ出力はハイレ
ベル（正電源電圧V_CC）となり、スイツチ回路４
のトランジスタQ₁₅はオン状態となる。トランジ
スタQ₁₅のコレクタはプツシユプル出力回路のエ
ミツタフオロワトランジスタQ₂₀のベースに接続
されているので、トランジスタQ₁₅のオン状態に
よつてエミツタフオロワトランジスタQ₂₀および
出力トランジスタQ₂₁はオフとなる。出力トラン
ジスタQ₂₁のオフ状態によつて、エミツタフオロ
ワトランジスタQ₂₂と出力トランジスタQ₂₃はと
もにオンとなり、出力端子P₁₄にハイレベルの出
力信号Ｙが得られるとともに出力トランジスタ
Q₂₁，Q₂₃を破壊から保護することが出来る。

従つて、V_EE検出制御回路３とスイツチ回路４
とは第５図の直線l₅₁の右側の領域から左側の領
域に向つて負電源電圧トランジスタが変化し、こ
の直線l₅₁を越えると、出力端子P₁₄の出力信号Ｙ
を強制的にハイレベルとする。V_EE検出制御回路
３とスイツチ回路４のこの強制回路動作は、低抗
R₂₆を介してスイツチ回路４のトランジスタQ₁₅
のベースにベース電流が流れ、このトランジスタ
Q₁₅がオン状態となるために最低限必要な正電源
電圧V_CCの範囲で達成されることが出来る。

一方、正電源電圧V_CCと負電源電圧V_EEにそれ
ぞれ適正な電圧値の電圧が供給され、ECL回路l₁
の出力信号がローレベルの場合は、差動対トラ
ンジスタの一方のトランジスタQ₁₇はオン状態と
なり、そのコレクタ出力はローレベルとなり、他
方のトランジスタQ₁₈はオフ状態となる。この場
合、トランジスタQ₁₇のローレベルのコレクタ出
力によつてプツシユプル出力回路のトランジスタ
Q₂₀，Q₂₁はオフ状態となり、トランジスタQ₁₈の
ハイレベルのコレクタ出力によつて、プツシユプ
ル出力回路のトランジスタQ₂₂，Q₂₃はオン状態
となる。

しかしながら、ECL回路l₁の出力信号がロー
レベルで、トランジスタQ₁₈がオフ状態、トラン
ジスタQ₁₇がオン状態であつても、トランジスタ
Q₁₇のローレベルのコレクタ出力は正電源電圧
V_CCもしくは負電源電圧V_EEの変動に追従して、
変化する可能性がある。

すなわち、V_CC・V_EE検出回路１とスイツチ回
路４が設けられていない場合は、オン状態のトラ
ンジスタQ₁₇のローレベルのコレクタ出力の電圧
レベルは、定電流トランジスタQ₁₉に流れる定電
流をI₀とすると（V_CC−R₁₈・I₀）となるので、正
電源電圧V_CCの絶対値の上昇もしくは定電流I₀の
減少によつて、ローレベルからハイレベルに向つ
て変化する。この定電流トランジスタQ₁₉に流れ
る定電流I₀の減少は、負電源電圧V_EEの絶対値の
低下によつて生じる。従つて、（V_CC−R₁₈・I₀）
で示されるトランジスタQ₁₇のローレベルの電圧
レベルが、正電源電圧V_CCの絶対値の上昇あるい
は負電源電圧V_EEの絶対値の低下によつて、ハイ
レベルに向つて変化すると、出力プツシユプル回
路のトランジスタQ₂₀，Q₂₁がオン状態となる。
この時は、差動堤トランジスタの他方のトランジ
スタQ₁₈がオフ状態であり、出力プツシユプル回
路のトランジスタQ₂₂，Q₂₃はすでにオン状態で
あるので、出力トランジスタQ₂₃，Q₂₁がその直
列経路に流れる貫通電流によつて破壊される危険
が生じるとともに、出力トランジスタQ₂₁のオン
状態によつて出力端子P₁₄にローレベルの出力信
号Ｙが不所望に発生することになる。

これに対し、本発明の実施例によればV_CC・
V_EE検出回路１とスイツチ回路４が設けられ、特
にV_CC・V_EE検出回路１内の検出トランジスタQ₈
のそのベースは抵抗R₁₄を介して正電源電圧V_CC
に接続され、正電源電圧V_CCと負電源電圧V_EEと
の間に直列接続された二つの抵抗R₇，R₂₅の共通
接点にそのエミツタが接続され、そのコレクタは
エミツタフオロワートランジスタQ₁₂のベースに
接続されている。このトランジスタQ₁₂のエミツ
タは、抵抗R₁₆，R₁₇とトランジスタQ₁₃とからな
る回路網に接続され、さらに、スイツチトランジ
スタQ₁₄のベースに接続されている。

従つて、正電源電圧V_CCの絶対値の上昇もしく
は負電源電圧V_EEの絶対値の低下が、低抗R₇，
R₂₅，R₁₁とダイオードD₅，D₆等で定まる検出レ
ベル以上となると、この検出トランジスタQ₈の
エミツタ電圧が上昇して、検出トランジスタQ₃
のコレクタ・ベース間に接続されたシヨツトキ―
ダイオードを介して、エミツタフオロワートラン
ジスタQ₁₂に十分なベース電流を供給し、その結
果スイツチトランジスタQ₁₄をオン状態とする。
トランジスタQ₁₄のオン状態は、スイツチトラン
ジスタQ₁₅の場合と同様に、出力トランジスタ
Q₂₁，Q₂₃を破壊から保護するとともに、出力端
子P₁₄の出力信号Ｙをハイレベルとする。

このV_CC・V_EE検出回路１とスイツチ回路４と
は第５図の直線l₅₂の下側の領域から上側の領域
へ向かつて、正の電源電圧の絶対値が上昇するか
もしくは負電源電圧の絶対値が低下することによ
り出力プツシユプル回路のトランジスタQ₂₀，
Q₂₁をオフ状態から不所望にオン状態に変化する
前に、この直線l₅₂を越えた時、スイツチ回路４
のトランジスタQ₁₄がオン状態となり、出力プツ
シユプル回路のトランジスタQ₂₀，Q₂₁をオフ状
態に保持することが出来る。

トランジスタQ₁₆は、端子P₁₁，P₁₂が不所望に
開放状態になつたとき、出力端子P₁₄の信号をハ
イレベルに強制するために使用される。すなわ
ち、端子P₁₁，P₁₂が開放状態になつたとき、トラ
ンジスタQ₁₇，Q₁₈はベース電流が０となるので
オフ状態になる。トランジスタQ₁₆は上記トラン
ジスタQ₁₇，Q₁₈とエミツタを共通接続しており、
上記トランジスタQ₁₇，Q₁₈とともに電流スイツ
チを構成しているので、上記トランジスタQ₁₇及
びQ₁₈がオフ状態となることによつてオン状態と
なる。その結果、定電流トランジスタQ₁₉の定電
流は上記トランジスタQ₁₆を介して抵抗R₁₈に流
れるようになる。抵抗R₁₈の電圧降下によつてト
ランジスタQ₂₀，Q₂₁がオフ状態となり、その結
果出力端子P₁₄の信号はハイレベルになる。

前記のようにトランジスタQ₁₅はそのベースに
定電圧バイアス回路２からECL信号レベルより
も低い電圧レベルのバイアス電圧を受けるように
されている。従つて端子P₁₁，P₁₂にECLレベルの
信号及び前記中間レベルの信号が供給されている
とき上記トランジスタQ₁₆はオフ状態になつてい
る。

Ｎ―MOSメモリは特に制限されないが、公知
のものが使用される。例えばこのＮ―MOSメモ
リは第３図に示すブロツクのように、行番地スト
ローで信号を受けて行番地情報入力のため
のクロツク信号を形成するクロツク信号発生回路
６、行番地ストローブ信号と列番地ストロ
ーブ信号をゲート回路７を介して受け、列
番地情報入力のためのクロツク信号を形成するク
ロツク信号発生回路８、上記クロツク信号発生回
路６，８からのクロツク信号を受けてアドレスバ
ツフア回路１３及びアドレスデコーダ回路１４を
制御する制御回路９、チツプ選択信号を受け
るバツフア回路１０、上記クロツク信号発生回路
８とバツフア回路１０の出力信号を受けてアドレ
スデコーダ回路１４及びデータ出力バツフア回路
１７にエネイブル信号を出力するゲート回路１
２、書き込み制御信号と上記ゲート回路
７の出力信号を受けて書き込みクロツク信号発生
回路１５の動作を制御するゲート回路１５、上記
書き込みクロツク信号発生回路１５の出力信号に
よつて動作が制御される。データ入力バツフア回
路１６、メモリアレイ１８及び１８′、プリアン
プ群１９及び入出力データ線選択回路２０からな
る。第４図には、メモリセルとプリアンプとの一
例の回路が示されている。メモリセルは、図示の
ように例えばゲートがアドレスデコーダ回路１４
のワード線W₀に接続されたＮチヤンネル絶縁ゲ
ート型電界効果トランジスタ（以下MOSFETと
称する）Q₁₀₀と情報蓄積用コンデンサC₁₀₀とから
なる。プリアンプは、クロツク信号φ₁を受ける
MOSFETQ₁₀₂、Q₁₀₃と、クロツク信号φ₀を受け
るMOSFETQ₁₀₄とゲート・ドレイン間を交差接
続したMOSFETQ₁₀₅及びQ₁₀₆からなる。プリア
ンプのデータ線₁にはデータ線D₁に接続するメ
モリが選択されたときによつて決まるこのデータ
線D₁に対し参照電位を与えるためのダミーセル
（Q₁₀₇，C₁₀₇）が接続され、データ線D₁には同様
にダミセール（Q₁₀₁，C₁₀₁）が接続される。

通常、Ｎ―MOSメモリは、次のような理由か
ら入力端子にバツフア回路としてプートストラツ
プ機能のあるインバータを持つており、入力信号
のロウレベルを情報信号として受ける。

すなわち第３図の入力バツフア回路５は、特に
制限されないが、例えば第１図の回路５のように
MOSFETO₂₃ないしQ₂₇及びコンデンサC₁とによ
つて構成される。MOSFETQ₂₃ないしQ₂₅及びコ
ンデンサC₁はインバータ回路を構成し、Q₂₆及び
Q₂₇はプツシユプル出力回路を構成する。

端子P₁₅の信号がハイレベルのとき、
MOSFETQ₂₃がオン状態となり、従つてインバ
ータ回路の出力はほぼ接地電位のロウレベルとな
る。このときコンデンサC₁には、ほぼ電源電圧
V_CCからダイオード接続されたMOSFETQ₂₄のし
きい値電圧V_thだけ引いた値V_CC−V_thに充電され
る。

端子P₁₅の信号が上記ハイレベルからロウレベ
ルに変化するとMOSFETQ₂₃がオフ状態となり、
インバータ回路の出力信号レベルが上昇を開始す
る。この場合、コンデンサC₁が上記のように予
めほぼV_CC−V_thに充電されているので、
MOSFETQ₂₅のゲート電圧は、充分に高くなる。
その結果、MOSFETQ₂₅のオン抵抗が充分小さ
くなる。MOSFETQ₂₅のオン抵抗が充分低くな
ることによつてインバータ回路の出力端における
浮遊容量（図示しない）が急速に充電されるの
で、このインバータ回路の出力信号は高速度で立
上る。上記のMOSFETQ₂₅のゲート電圧がコン
デンサC₁によるプートストラツプ効果により電
源電圧V_CCよりも大きくなると、MOSFETQ₂₅が
しきい値電圧を持つているにもかかわらず、イン
バータ回路の出力信号レベルはほぼ電源電圧V_CC
にまで上昇する。

端子P₁₅に定常的なロウレベル信号を加えてい
るときは、コンデンサC₁の充電々荷が漏洩電流
によつて減少しており、インバータ回路の出力電
圧はほぼ電源電圧V_CCからMOSFETQ₂₄とQ₂₅の
しきい値電圧V_thを引いた値V_CC−2V_thにしか上昇
しない。従つて、端子P₁₅の信号をロウレベルか
らハイレベルにするときは、インバータ回路の出
力信号振幅が小さくなり、それに応じて出力回路
（Q₂₆，Q₂₇）の出力信号振幅及び変化速度が小さ
くなる。

動作速度を大きくするため、MOSメモリにお
いては第６図Ａ，Ｂに示すように非動作時にハイ
レベルＨとされ、動作時にロウレベルＬとされる
信号を受けるようにされる。

なお、第６図においてＡは行番地ストローブ信
号RASの変化を示し、Ｂは列番地ストローブ信
号CASの変化を示す。同図Ｃは上記信号RASを
受けるインバータ回路（第２図）の出力信号の変
化を示す。破線ａはこのときのMOSFETQ₂₅の
ゲート電位の変化を示す。

第２図の実施例のMOSメモリ駆動回路l₂は、
前記のように電源電圧V_CC・V_EEの変動、電源電
圧V_CCとV_EEとの供給の仕方、及び入力端子の開
放状態等により正常な動作が期待されなくなつた
ときハイレベルの信号を出力するように構成され
ているので、MOSメモリを誤動作させない。

【図面の簡単な説明】

第１図は公知の信号レベル変換回路を用いた回
路図である。第２図はこの発明の実施例の信号レ
ベル変換回路を用いた回路図である。第３図は
MOSメモリのブロツク図である。第４図はメモ
リセゾとプリアンプの回路図である。第５図は第
２図の回路の特性曲線図である。第６図Ａ，Ｂ，
Ｃは第３図のMOSメモリ回路の動作波形図であ
る。１…電源電圧検出回路、２…定電圧バイアス回
路、３…電源電圧検出回路、４…スイツチ回路。

Claims

【特許請求の範囲】

１第１の電源電圧で動作する第１回路の出力と
第２の電源電圧で動作する第２回路の入力との間
に配置される信号レベル変換回路において、上記
第１回路の出力信号がベースに供給される差動対
トランジスタと、上記差動対トランジスタの共通
エミツタと上記第１の電源電圧に対応する一方の
極性の電源との間に設けられた電流源トランジス
タと、上記差動対トランジスタのコレクタと上記
第２の電源電圧と対応する他方の極性の電源との
間に設けられた負荷手段と、上他方の極性の電源
と基準電位点との間に直列接続されかつ上記差動
対トランジスタのコレクタに出力される互いに逆
相の信号によつてプツシユプル駆動されることに
よつて上記第２回路の入力信号を形成する出力ト
ランジスタと、上記一方の極性の電源と他方の極
性の電源との間に結合され第１バイアス電圧と上
記電流源トランジスタのベースに供給されるべき
第２バイアス電圧とを形成するバイアス手段と、
上記第１バイアス電圧をそのベースに受ける検出
トランジスタを含み上記一方の極性の電源電圧の
レベルが絶対値で減少されたとき上記電流源トラ
ンジスタが実質的にオフ状態にされる前に上記差
動対トランジスタの一方のコレクタを基準電位に
強制する保護手段とを備えてなることを特徴とす
る信号レベル変換回路。