JPH0225294B2 - - Google Patents
Info
- Publication number
- JPH0225294B2 JPH0225294B2 JP54111777A JP11177779A JPH0225294B2 JP H0225294 B2 JPH0225294 B2 JP H0225294B2 JP 54111777 A JP54111777 A JP 54111777A JP 11177779 A JP11177779 A JP 11177779A JP H0225294 B2 JPH0225294 B2 JP H0225294B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- node
- transistor
- terminal
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 35
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、例えば、エミツタ・カツプルト・
ロジツク（以下、ECLと称する）回路の出力と
トランジスタ・トランジスタ・ロジツク（以下、
TTLと称する）回路もしくはＮチヤンネル絶縁
ゲート電界効果トランジスタ（以下、Ｎ−MOS
と称する）回路等の回路の入力との間のインター
フエイスにおいて使用されるレベル変換回路に関
する。
ロジツク（以下、ECLと称する）回路の出力と
トランジスタ・トランジスタ・ロジツク（以下、
TTLと称する）回路もしくはＮチヤンネル絶縁
ゲート電界効果トランジスタ（以下、Ｎ−MOS
と称する）回路等の回路の入力との間のインター
フエイスにおいて使用されるレベル変換回路に関
する。
ECL回路は、負の電源電圧によつて動作させ
られ、その信号レベルは回路の接地電位に対して
負の電圧範囲で変化する。他方、TTL回路、Ｎ
−MOS回路等の回路は、正の電源電圧によつて
動作させられ、その信号レベルは回路の接地電位
に対して正の電圧範囲で変化する。
られ、その信号レベルは回路の接地電位に対して
負の電圧範囲で変化する。他方、TTL回路、Ｎ
−MOS回路等の回路は、正の電源電圧によつて
動作させられ、その信号レベルは回路の接地電位
に対して正の電圧範囲で変化する。
このような、負の電源電圧で動作する第１の回
路の出力と、正の電源電圧で動作する第２の回路
の入力との間のインターフエイスのために、信号
レベル変換回路が必要となる。
路の出力と、正の電源電圧で動作する第２の回路
の入力との間のインターフエイスのために、信号
レベル変換回路が必要となる。
上記レベル変換回路は、高速動作とし、かつ低
消費電力とするために、例えば、第１図に示すよ
うに、ECL信号レベル（Ａ又はＢ）の信号を受
ける差動トランジスタQ13、Q14等と、この差動
トランジスタ回路でレベルシフトされた互いに逆
相の信号を受けるシングルエンドプツシユプル構
成のトランジスタQ16〜Q19等とにより構成する
ことができる。
消費電力とするために、例えば、第１図に示すよ
うに、ECL信号レベル（Ａ又はＢ）の信号を受
ける差動トランジスタQ13、Q14等と、この差動
トランジスタ回路でレベルシフトされた互いに逆
相の信号を受けるシングルエンドプツシユプル構
成のトランジスタQ16〜Q19等とにより構成する
ことができる。
そして、入力Ａ，Ｂが共にオープン時には差動
出力が共にハイレベルになり、出力トランジスタ
Q17，Q19が共に導通状態となることを防止する
ため、バイアス回路３で所定の電圧でバイアスさ
れた入力保護トランジスタQ12を設けるものであ
る。
出力が共にハイレベルになり、出力トランジスタ
Q17，Q19が共に導通状態となることを防止する
ため、バイアス回路３で所定の電圧でバイアスさ
れた入力保護トランジスタQ12を設けるものであ
る。
また、正、負二つの電源電圧で動作するもので
あるので、電源投入時又は電圧変動によりレベル
シフト出力が共にハイレベルとなり、プツシユプ
ル出力トランジスタに過大電流が流れ、その結果
出力トランジスタの破壊又は劣化を防止するため
電源電圧検出部４，５等で一方のレベルシフト出
力を強制的に略接地電位とする保護トランジスタ
Q3，Q8等を設けるものである。
あるので、電源投入時又は電圧変動によりレベル
シフト出力が共にハイレベルとなり、プツシユプ
ル出力トランジスタに過大電流が流れ、その結果
出力トランジスタの破壊又は劣化を防止するため
電源電圧検出部４，５等で一方のレベルシフト出
力を強制的に略接地電位とする保護トランジスタ
Q3，Q8等を設けるものである。
この回路にあつては、ノードN2に保護トラン
ジスタQ3，Q8，Q12等のコレクタが接続されるも
のであるので、ノードN2の寄生容量が増大して
動作速度が低下するという問題を有する。
ジスタQ3，Q8，Q12等のコレクタが接続されるも
のであるので、ノードN2の寄生容量が増大して
動作速度が低下するという問題を有する。
この発明は、動作速度の高速化を図つたレベル
変換回路を提供するためになされた。
変換回路を提供するためになされた。
この発明は、トランジスタ又はシヨツトキバリ
アダイオードを用いて、保護トランジスタのコレ
クタ容量と差動出力容量とを分離するものであ
る。
アダイオードを用いて、保護トランジスタのコレ
クタ容量と差動出力容量とを分離するものであ
る。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第３図は、実施例のレベル変換回路の回路図を
示している。図示の回路は、特に制限されない
が、周知の技術によつてモノリシツク半導体集積
回路（IC）化され、P1ないしP7がその外部端子
とされる。
示している。図示の回路は、特に制限されない
が、周知の技術によつてモノリシツク半導体集積
回路（IC）化され、P1ないしP7がその外部端子
とされる。
上記端子P1には例えば＋5Vの正の電源電圧VCC
が供給され、端子P7には例えば−5.2Vの負の電
源電圧が供給される。端子P3は回路の接地電位
GNDに維持される。
が供給され、端子P7には例えば−5.2Vの負の電
源電圧が供給される。端子P3は回路の接地電位
GNDに維持される。
同図において二点鎖線で囲まれた部分１がレベ
ル変換部を構成し、同様に二点鎖線で囲まれた部
分２，３がバイアス部を構成し、部分４−１，４
−２が電源電圧検出部を構成している。
ル変換部を構成し、同様に二点鎖線で囲まれた部
分２，３がバイアス部を構成し、部分４−１，４
−２が電源電圧検出部を構成している。
バイアス部２は抵抗R7ないしR10、トランジス
タQ4及びダイオードD11ないしD13からなり、上
記端子P1とP7との間に接続されている。このバ
イアス部２は、正電源電圧VCCと負電源電圧VEE
とを受けることによりノードN3ないしN5にそれ
ぞれバイアス電圧を出力する。
タQ4及びダイオードD11ないしD13からなり、上
記端子P1とP7との間に接続されている。このバ
イアス部２は、正電源電圧VCCと負電源電圧VEE
とを受けることによりノードN3ないしN5にそれ
ぞれバイアス電圧を出力する。
上記ノードN3のバイアス電圧は電源電圧検出
部５のためのバイアス電圧とされ、電源電圧
VCC、VEEが正常な範囲であるとき電源電圧検出
部５のトランジスタQ6及びQ8のベース・エミツ
タ間順方向電圧VBEの和VBEよりも低くされる。
正の電源電圧VCCが正常な値より増加したとき及
び負電源電圧VEEが絶対値において減少したと
き、2VBEよりも高くされる。
部５のためのバイアス電圧とされ、電源電圧
VCC、VEEが正常な範囲であるとき電源電圧検出
部５のトランジスタQ6及びQ8のベース・エミツ
タ間順方向電圧VBEの和VBEよりも低くされる。
正の電源電圧VCCが正常な値より増加したとき及
び負電源電圧VEEが絶対値において減少したと
き、2VBEよりも高くされる。
ノードN4のバイアス電圧はレベル変換部１の
ためのバイアス電圧とされる。このバイアス電圧
は、ICの外部端子P4もしくはP5に加えられる
ECL信号レベルよりも低くされる。
ためのバイアス電圧とされる。このバイアス電圧
は、ICの外部端子P4もしくはP5に加えられる
ECL信号レベルよりも低くされる。
ノードN5のバイアス電圧は、バイアス部３の
トランジスタQ10のためのバイアス電圧とされ
る。
トランジスタQ10のためのバイアス電圧とされ
る。
バイアス部３は、抵抗R15ないしR17、ダイオ
ードD14，D15及びトランジスタQ9，Q10からな
り、回路の接地点と負電源端子P7との間に接続
されている。このバイアス部はノードN6，N7に
それぞれバイアス電圧を出力する。
ードD14，D15及びトランジスタQ9，Q10からな
り、回路の接地点と負電源端子P7との間に接続
されている。このバイアス部はノードN6，N7に
それぞれバイアス電圧を出力する。
上記ノードN6のバイアス電圧VBは、ECL信号
レベルの中間のレベルの信号とされる。例えば
ECL信号のハイレベルが−0.89Vとされ、ロウレ
ベルが−1.69Vとされると、上記ノードN6の基準
バイアス電圧VBは抵抗R15とR16との適切な設定
により−1.29Vとなるようにされる。
レベルの中間のレベルの信号とされる。例えば
ECL信号のハイレベルが−0.89Vとされ、ロウレ
ベルが−1.69Vとされると、上記ノードN6の基準
バイアス電圧VBは抵抗R15とR16との適切な設定
により−1.29Vとなるようにされる。
ノードN7のバイアス電圧は、レベル変換部１
の定電流トランジスタQ15のためのバイアス電圧
とされる。
の定電流トランジスタQ15のためのバイアス電圧
とされる。
レベル変換部１は、エミツタ抵抗R24を持つ定
電流トランジスタQ15、差動対トランジスタQ13，
Q14及びそれぞれのコレクタ負荷抵抗R19，R20、
ダーリントン接続されたシングルエンドプツシユ
プル構成のトランジスタQ16ないしQ19及び抵抗
R21ないしR23からなり、電源端子P1とP7との間
に接続される。
電流トランジスタQ15、差動対トランジスタQ13，
Q14及びそれぞれのコレクタ負荷抵抗R19，R20、
ダーリントン接続されたシングルエンドプツシユ
プル構成のトランジスタQ16ないしQ19及び抵抗
R21ないしR23からなり、電源端子P1とP7との間
に接続される。
特に制限されないが端子P4にはECL回路（図
示しない）からの出力信号Ａが供給され、端子
P5には図示のようなIC外における端子間の結線
により端子P6を介して上記バイアス部３からの
基準バイアス電圧VBが供給される。
示しない）からの出力信号Ａが供給され、端子
P5には図示のようなIC外における端子間の結線
により端子P6を介して上記バイアス部３からの
基準バイアス電圧VBが供給される。
その結果上記差動対トランジスタQ13，Q14は
端子P4に供給されるECL信号Ａに応じて差動動
作をするようになる。
端子P4に供給されるECL信号Ａに応じて差動動
作をするようになる。
すなわち、ECL信号Ａがロウレベルのとき、
上記トランジスタQ13は導通状態、Q14は非導通
状態になる。このとき、抵抗R19から上記トラン
ジスタQ13を介して定電流トランジスタQ15に電
流が流れる。抵抗R19の抵抗値と定電流トランジ
スタQ15の電流との予めの適当な設定により、ノ
ードN1の電位がほぼ接地電位GND、例えば＋
0.3Vのロウレベルとなるようにされる。これに
対し、ノードN2の電位は差動対トランジスタQ14
の非導通状態により、ほぼ正電源電圧VCCのハイ
レベルとなるようにされる。
上記トランジスタQ13は導通状態、Q14は非導通
状態になる。このとき、抵抗R19から上記トラン
ジスタQ13を介して定電流トランジスタQ15に電
流が流れる。抵抗R19の抵抗値と定電流トランジ
スタQ15の電流との予めの適当な設定により、ノ
ードN1の電位がほぼ接地電位GND、例えば＋
0.3Vのロウレベルとなるようにされる。これに
対し、ノードN2の電位は差動対トランジスタQ14
の非導通状態により、ほぼ正電源電圧VCCのハイ
レベルとなるようにされる。
上記のノードN1のロウレベルによりダーリン
トン接続トランジスタQ18，Q19は非導通状態と
なり、ノードN2のハイレベルによりダーリント
ン接続トランジスタQ16，Q17は導通状態になる。
その結果、出力端子P2にはほぼVCC−２・VBEの
ハイレベルの信号が出力する。
トン接続トランジスタQ18，Q19は非導通状態と
なり、ノードN2のハイレベルによりダーリント
ン接続トランジスタQ16，Q17は導通状態になる。
その結果、出力端子P2にはほぼVCC−２・VBEの
ハイレベルの信号が出力する。
逆に、ECL信号Ａがハイレベルのとき、差動
対トランジスタQ13とQ14の導通と非導通は上記
と逆になる。上記と同様に、抵抗R20は抵抗値の
適当な設定によりノードN2の電位はほぼ接地電
位となるようにされる。このとき、ノードN1の
ハイレベルによりダーリントン接続トランジスタ
Q18H，Q19は導通状態になり、ノードN2のロウ
レベルによりダーリントン接続トランジスタ
Q16，Q17は非導通状態になる。その結果、出力
端子P2とほぼ接地電位のロウレベル信号が出力
する。
対トランジスタQ13とQ14の導通と非導通は上記
と逆になる。上記と同様に、抵抗R20は抵抗値の
適当な設定によりノードN2の電位はほぼ接地電
位となるようにされる。このとき、ノードN1の
ハイレベルによりダーリントン接続トランジスタ
Q18H，Q19は導通状態になり、ノードN2のロウ
レベルによりダーリントン接続トランジスタ
Q16，Q17は非導通状態になる。その結果、出力
端子P2とほぼ接地電位のロウレベル信号が出力
する。
上記レベル変換部１は、上記のようにノード
N1とN2における差動出力によつてシングルエン
ドプツシユプル構成のトランジスタを駆動するの
で各回路点に多少の浮遊容量（図示しない）が有
つても高速動作する。公知のTTL回路のような
フエーズ・スプリツト・トランジスタを使用し、
このフエーズ・スプリツト・トランジスタのコレ
クタとエミツタから互いに逆相の信号を取り出す
場合、高速動作をさせるためにそのコレクタ及び
エミツタ負荷抵抗の抵抗値を比較的小さくしなけ
ればならずそのため特にロウレベル信号出力のと
きの消費電力が増加するが第３図のレベル変換部
１ではそのような消費電力の増加を無くすことが
回路的に可能である。
N1とN2における差動出力によつてシングルエン
ドプツシユプル構成のトランジスタを駆動するの
で各回路点に多少の浮遊容量（図示しない）が有
つても高速動作する。公知のTTL回路のような
フエーズ・スプリツト・トランジスタを使用し、
このフエーズ・スプリツト・トランジスタのコレ
クタとエミツタから互いに逆相の信号を取り出す
場合、高速動作をさせるためにそのコレクタ及び
エミツタ負荷抵抗の抵抗値を比較的小さくしなけ
ればならずそのため特にロウレベル信号出力のと
きの消費電力が増加するが第３図のレベル変換部
１ではそのような消費電力の増加を無くすことが
回路的に可能である。
第３図の回路において、負電源電圧VEEが絶対
値において小さい電圧値になると、バイアス部３
におけるトランジスタQ10に充分なバイアス電圧
が供給されなくなり、上記トランジスタQ10のエ
ミツタ出力電流が減少する。これに応じてレベル
変換部１における定電流トランジスタQ15のコレ
クタ電流が減少する。
値において小さい電圧値になると、バイアス部３
におけるトランジスタQ10に充分なバイアス電圧
が供給されなくなり、上記トランジスタQ10のエ
ミツタ出力電流が減少する。これに応じてレベル
変換部１における定電流トランジスタQ15のコレ
クタ電流が減少する。
このとき、レベル変換部１における一方の差動
トランジスタQ13が入力ＡのECLレベルのロウレ
ベル信号に応じてオン状態にされていると、抵抗
R19における降下電圧が上記定電流トランジスタ
Q15のコレクタ電流の減少に応じて減少し、その
結果ノードN1のロウレベル信号電位が上昇する。
上記ノードN1における電位の上昇に応じてトラ
ンジスタQ18，Q19が導通を開始することになる。
ノードN2のハイレベル信号を受けるトランジス
タQ16，Q17によつてハイレベルとされるべき出
力端子P2における信号のレベルが上記トランジ
スタQ18，Q19の導通開始によつて低下させられ
る。
トランジスタQ13が入力ＡのECLレベルのロウレ
ベル信号に応じてオン状態にされていると、抵抗
R19における降下電圧が上記定電流トランジスタ
Q15のコレクタ電流の減少に応じて減少し、その
結果ノードN1のロウレベル信号電位が上昇する。
上記ノードN1における電位の上昇に応じてトラ
ンジスタQ18，Q19が導通を開始することになる。
ノードN2のハイレベル信号を受けるトランジス
タQ16，Q17によつてハイレベルとされるべき出
力端子P2における信号のレベルが上記トランジ
スタQ18，Q19の導通開始によつて低下させられ
る。
逆に、他方の差動トランジスタQ14がオン状態
にされていると、差動R20における降下電圧が減
少し、ノードN2のロウレベル信号電位が上昇す
る。ロウレベルとされているべき出力端子P2の
ロウレベル信号電位が上記ノードN2の電位の上
昇に応じて上昇させられる。
にされていると、差動R20における降下電圧が減
少し、ノードN2のロウレベル信号電位が上昇す
る。ロウレベルとされているべき出力端子P2の
ロウレベル信号電位が上記ノードN2の電位の上
昇に応じて上昇させられる。
正の電源電圧VCCが所定の範囲を外れて上昇す
ると、レベル変換回路１における抵抗R19もしく
はR20における降下電圧が定電流トランジスタ
Q15の定電流によつて決まるほぼ一定の値になつ
ているので、ノードN1もしくはノードN2におけ
るノード信号電位が上昇する。入力Ａへの入力信
号がロウレベルであるとき、ノードN1のロウレ
ベル信号電位は、電源電圧VCCの上昇に伴つて上
昇する。オフ状態とされているべきトランジスタ
Q18，Q19は上記ノードN1の電位の上昇に応じて
導通を開始するようになる。
ると、レベル変換回路１における抵抗R19もしく
はR20における降下電圧が定電流トランジスタ
Q15の定電流によつて決まるほぼ一定の値になつ
ているので、ノードN1もしくはノードN2におけ
るノード信号電位が上昇する。入力Ａへの入力信
号がロウレベルであるとき、ノードN1のロウレ
ベル信号電位は、電源電圧VCCの上昇に伴つて上
昇する。オフ状態とされているべきトランジスタ
Q18，Q19は上記ノードN1の電位の上昇に応じて
導通を開始するようになる。
出力端子P2に出力される信号のハイレベルは、
正の電源電圧VCCに応じて決まつてくる。正の電
源電圧VCCが所定の範囲を外れて低下した場合、
端子P2に出力される信号のハイレベルはTTL回
路、Ｎ−MOS回路にとつて明確なハイレベルと
みなされなくなる。
正の電源電圧VCCに応じて決まつてくる。正の電
源電圧VCCが所定の範囲を外れて低下した場合、
端子P2に出力される信号のハイレベルはTTL回
路、Ｎ−MOS回路にとつて明確なハイレベルと
みなされなくなる。
端子P2における信号が上記のように不所望な
レベルになると、この端子P2における信号を受
けるTTL回路、Ｎ−MOS回路等の回路は動作し
ないかもしくは誤つた動作をするようになる。
レベルになると、この端子P2における信号を受
けるTTL回路、Ｎ−MOS回路等の回路は動作し
ないかもしくは誤つた動作をするようになる。
上記の正及び負の電源はそれぞれの回路構成に
応じて、投入時に正規の電圧値となる時刻が相違
する。ノードN1とN2の信号は、電源投入時にお
いて、実質的に正の電源の投入に対して負の電源
の投入が遅れると、その遅れ時間内に実質的に同
時にハイレベルとなる。
応じて、投入時に正規の電圧値となる時刻が相違
する。ノードN1とN2の信号は、電源投入時にお
いて、実質的に正の電源の投入に対して負の電源
の投入が遅れると、その遅れ時間内に実質的に同
時にハイレベルとなる。
ノードN1とN2における信号が上記のように負
電源電圧の不足、正電源電圧の過剰もしくは２つ
の電源の投入順序に応じて実質的に同時にハイレ
ベルになると、上記のように出力端子P2におけ
る信号レベルが不所望に変更されてしまうととも
に、正電源端子P1と接地電位P3との間に直列接
続されたプツシユプル出力トランジスタQ17と
Q19が同時にオン状態となつてしまうことにな
る。同時のオン状態によつて電源VCCから上記出
力トランジスタQ17，Q19に貫通電流が流れる。
この貫通電流によつて上記出力トランジスタ
Q17，Q19が劣化を起すかもしくは破壊する。
電源電圧の不足、正電源電圧の過剰もしくは２つ
の電源の投入順序に応じて実質的に同時にハイレ
ベルになると、上記のように出力端子P2におけ
る信号レベルが不所望に変更されてしまうととも
に、正電源端子P1と接地電位P3との間に直列接
続されたプツシユプル出力トランジスタQ17と
Q19が同時にオン状態となつてしまうことにな
る。同時のオン状態によつて電源VCCから上記出
力トランジスタQ17，Q19に貫通電流が流れる。
この貫通電流によつて上記出力トランジスタ
Q17，Q19が劣化を起すかもしくは破壊する。
なお、上記の劣化もしくは破壊を防止するため
に上記出力トランジスタQ17とQ19との直列経路
に限流抵抗を挿入することによつて、上記の貫通
電流を減少させることができるが、この場合、回
路が正常に動作しているとき、出力端子P2にお
ける出力電流がその限流抵抗によつて制限され、
そのため出力端子P2に例えば容量性負荷が接続
されると、その容量性負荷に高速度で変化する信
号を供給することが難しくなつてくる。
に上記出力トランジスタQ17とQ19との直列経路
に限流抵抗を挿入することによつて、上記の貫通
電流を減少させることができるが、この場合、回
路が正常に動作しているとき、出力端子P2にお
ける出力電流がその限流抵抗によつて制限され、
そのため出力端子P2に例えば容量性負荷が接続
されると、その容量性負荷に高速度で変化する信
号を供給することが難しくなつてくる。
この実施例によると、電源電圧検出部５及び実
質的に一体の負電源電圧検出部４−１と正電源電
圧検出部４−２の使用によつて、上記の限流抵抗
におけるような弊害を生じることなく、前記の出
力信号レベルの不所望な変化及び貫通電流の発生
が防止される。
質的に一体の負電源電圧検出部４−１と正電源電
圧検出部４−２の使用によつて、上記の限流抵抗
におけるような弊害を生じることなく、前記の出
力信号レベルの不所望な変化及び貫通電流の発生
が防止される。
電源電圧検出部５は、図示のように抵抗R11な
いしR13及びトランジスタQ5ないしQ8からなる。
図示のような接続により、トランジスタQ6とQ3
は、前記バイアス部２のノードN3におけるバイ
アス電圧がベース・エミツタ間順方向電圧VEEの
和2VBEよりも大きくなるとオン状態になり、
2VBEよりも小さくなるとオフ状態になる。
いしR13及びトランジスタQ5ないしQ8からなる。
図示のような接続により、トランジスタQ6とQ3
は、前記バイアス部２のノードN3におけるバイ
アス電圧がベース・エミツタ間順方向電圧VEEの
和2VBEよりも大きくなるとオン状態になり、
2VBEよりも小さくなるとオフ状態になる。
前記のように、ノードN3のバイアス電圧は、
正及び負の電源電圧が適切な範囲であるとき、
2VBEよりも小さい値となる。この状態では、ト
ランジスタQ8はオフ状態であり、前記レベル変
換部１のノードN2に現われる信号に対し何らこ
れを制限するようには作用しない。
正及び負の電源電圧が適切な範囲であるとき、
2VBEよりも小さい値となる。この状態では、ト
ランジスタQ8はオフ状態であり、前記レベル変
換部１のノードN2に現われる信号に対し何らこ
れを制限するようには作用しない。
正の電源電圧VCCが過大になつたり負の電源電
圧VEEが過小になると上記ノードN3におけるバイ
アス電圧は、2VBEよりも大きくなる。これに応
じてトランジスタQ8はオン状態となる。
圧VEEが過小になると上記ノードN3におけるバイ
アス電圧は、2VBEよりも大きくなる。これに応
じてトランジスタQ8はオン状態となる。
したがつて、トランジスタQ20がオンするため
レベル変換部１のノードN2は、上記のオン状態
のトランジスタQ8，Q20によつて接地され、ほぼ
0Vのロウレベルとされる。その結果、ノードN1
とN2が同時に実質的にハイレベルとなつてしま
うことが防止される。
レベル変換部１のノードN2は、上記のオン状態
のトランジスタQ8，Q20によつて接地され、ほぼ
0Vのロウレベルとされる。その結果、ノードN1
とN2が同時に実質的にハイレベルとなつてしま
うことが防止される。
第２図は、正電源電圧VCCを縦軸とし、負電源
電圧VEEを横軸とした場合の各動作領域を示して
いる。同図において、Ｄは、正常な範囲の正電源
電圧VCCと負電源電圧VEEによつて形成される領
域を示している。
電圧VEEを横軸とした場合の各動作領域を示して
いる。同図において、Ｄは、正常な範囲の正電源
電圧VCCと負電源電圧VEEによつて形成される領
域を示している。
第１図の上記トランジスタQ8は、第２図にお
いて線l1よりも上の領域Ａにおいてオン状態とな
る。
いて線l1よりも上の領域Ａにおいてオン状態とな
る。
負電源電圧検出部４−１は、図示のように接地
端子P3と負電源端子P7との間に直列接続された
抵抗R3，R4、ダイオードD5ないしD8と、上記ダ
イオードD8と抵抗R4との共通接続点にベースが
接続されたトランジスタQ2とを含んでいる。
端子P3と負電源端子P7との間に直列接続された
抵抗R3，R4、ダイオードD5ないしD8と、上記ダ
イオードD8と抵抗R4との共通接続点にベースが
接続されたトランジスタQ2とを含んでいる。
上記トランジスタQ2は、電源電圧VEE（絶対値）
がほぼ上記ダイオードD5ないしD8のそれぞれの
順方向電圧VBEと上記トランジスタQ2のベースエ
ミツタ間順方向電圧VBEの和5VBEよりも大きいと
オン状態となり、5VBEよりも小さいとオフ状態
になる。
がほぼ上記ダイオードD5ないしD8のそれぞれの
順方向電圧VBEと上記トランジスタQ2のベースエ
ミツタ間順方向電圧VBEの和5VBEよりも大きいと
オン状態となり、5VBEよりも小さいとオフ状態
になる。
正電源電圧検出部４−２は、正電源端子P1と
接地端子P3との間に直列接続された抵抗R1，R2、
ダイオードD1ないしD4と、上記ダイオードD4と
抵抗R2との共通接続点にベースが接続されたト
ランジスタQ1とを含んでいる。
接地端子P3との間に直列接続された抵抗R1，R2、
ダイオードD1ないしD4と、上記ダイオードD4と
抵抗R2との共通接続点にベースが接続されたト
ランジスタQ1とを含んでいる。
上記トランジスタQ1のエミツタは、ダイオー
ドD9を介して前記負電源電圧検出部４−１のト
ランジスタQ2のコレクタに接続されている。上
記ダイオードD9のアノードは、ダイオードD10を
介して接地端子P3に接続されている。
ドD9を介して前記負電源電圧検出部４−１のト
ランジスタQ2のコレクタに接続されている。上
記ダイオードD9のアノードは、ダイオードD10を
介して接地端子P3に接続されている。
上記トランジスタQ1のエミツタは、上記ダイ
オードD9，D10により上記負電源電圧検出部のト
ランジスタQ2がオン状態になつているならほぼ
接地電位になり、トランジスタQ2がオフ状態に
なつているならフローテイングになる。
オードD9，D10により上記負電源電圧検出部のト
ランジスタQ2がオン状態になつているならほぼ
接地電位になり、トランジスタQ2がオフ状態に
なつているならフローテイングになる。
上記トランジスタQ1は、正の電源電圧VCCがほ
ぼ5VBE以上でありかつ上記トランジスタQ2がオ
ン状態のときオン状態となり、正の電源電圧VCC
が5VBE以下のとき及び上記トランジスタQ2がオ
フ状態のときオフ状態になる。
ぼ5VBE以上でありかつ上記トランジスタQ2がオ
ン状態のときオン状態となり、正の電源電圧VCC
が5VBE以下のとき及び上記トランジスタQ2がオ
フ状態のときオフ状態になる。
図示の負電源電圧検出回路４−１と正電源電圧
検出回路４−２とは実質的に一体であり、トラン
ジスタQ1とQ2の少なくとも一方のオフ状態によ
つて、すなわち正の電源電圧VCCと負の電源電圧
VEEの少なくとも一方が絶対値において所定値以
下であると、負荷抵抗R5の接続された上記トラ
ンジスタQ1のコレクタにハイレベルの信号を出
力する。
検出回路４−２とは実質的に一体であり、トラン
ジスタQ1とQ2の少なくとも一方のオフ状態によ
つて、すなわち正の電源電圧VCCと負の電源電圧
VEEの少なくとも一方が絶対値において所定値以
下であると、負荷抵抗R5の接続された上記トラ
ンジスタQ1のコレクタにハイレベルの信号を出
力する。
正の電源電圧VCCと負の電源電圧VEEとが絶対
値において同時に所定値以上になると、上記トラ
ンジスタQ1のコレクタにほぼ接地電圧のロウレ
ベル信号が出力される。
値において同時に所定値以上になると、上記トラ
ンジスタQ1のコレクタにほぼ接地電圧のロウレ
ベル信号が出力される。
トランジスタQ3は、前記電源電圧検出部５の
トランジスタQ8と並列接続されており、トラン
ジスタQ1のコレクタ出力のハイレベルによつて
オン状態とされ、ロウレベルによつてオン状態と
される。
トランジスタQ8と並列接続されており、トラン
ジスタQ1のコレクタ出力のハイレベルによつて
オン状態とされ、ロウレベルによつてオン状態と
される。
上記トランジスタQ3によつて、電源電圧VCC及
びVEEが所定値以下であるとレベル変換部１のノ
ードN2はトランジスタQ20を介してロウレベルに
される。
びVEEが所定値以下であるとレベル変換部１のノ
ードN2はトランジスタQ20を介してロウレベルに
される。
上記の負電源電圧検出部４−１は、負電源電圧
VEEが第２図の線l2の左側の領域Ｂにあるとノー
ドN2をロウレベルにし、正電源電圧検出部４−
２は、正電源電圧VCCが第２図の線l3の下側の領
域Ｃになると同様にノードN2をロウレベルにす
る。
VEEが第２図の線l2の左側の領域Ｂにあるとノー
ドN2をロウレベルにし、正電源電圧検出部４−
２は、正電源電圧VCCが第２図の線l3の下側の領
域Ｃになると同様にノードN2をロウレベルにす
る。
上記実施例においては、第２図のように、電源
電圧検出部４−１及び４−２は、電源電圧検出部
５では保護し得ない電源電圧範囲において、出力
端子P2の出力レベルをロウレベルに強制し、合
合せて、出力トランジスタQ17とQ19を貫通電流
から保護する。
電圧検出部４−１及び４−２は、電源電圧検出部
５では保護し得ない電源電圧範囲において、出力
端子P2の出力レベルをロウレベルに強制し、合
合せて、出力トランジスタQ17とQ19を貫通電流
から保護する。
また、実施例において、レベル変換部の差動ト
ランジスタQ13，Q14とエミツタを共通とするト
ランジスタQ12は、前記トランジスタQ3，Q8と同
様に、出力端子P2の出力レベルをロウレベルに
強制し、また出力トランジスタQ17，Q19の貫通
電流を防ぐために使用される。
ランジスタQ13，Q14とエミツタを共通とするト
ランジスタQ12は、前記トランジスタQ3，Q8と同
様に、出力端子P2の出力レベルをロウレベルに
強制し、また出力トランジスタQ17，Q19の貫通
電流を防ぐために使用される。
上記トランジスタQ12は、前記のようにそのベ
ースにECL信号よりも低電位のバイアス電圧を
受けており、端子P4にECL信号が加えられてい
るとき及び端子P4にバイアス電圧もしくはECL
信号が加えられているときオフ状態である。
ースにECL信号よりも低電位のバイアス電圧を
受けており、端子P4にECL信号が加えられてい
るとき及び端子P4にバイアス電圧もしくはECL
信号が加えられているときオフ状態である。
上記トランジスタQ12は、ICのテスト時などの
ように、入力端子P4とP5が同時に開放状態にな
つて差動トランジスタQ13とQ14との両方がベー
ス電流の供給のないことにより同時にオフ状態に
なるとオン状態になり、トランジスタQ20を介し
てノードN2をロウレベルに強制する。すなわち、
トランジスタQ12は、正及び負の電源電圧VCC及
びVEEが正常な電圧範囲にあつて回路４−１，４
−２及び５が動作しない場合においてノードN1
とN2が同時にハイレベルになつてしまうことを
防ぐ。
ように、入力端子P4とP5が同時に開放状態にな
つて差動トランジスタQ13とQ14との両方がベー
ス電流の供給のないことにより同時にオフ状態に
なるとオン状態になり、トランジスタQ20を介し
てノードN2をロウレベルに強制する。すなわち、
トランジスタQ12は、正及び負の電源電圧VCC及
びVEEが正常な電圧範囲にあつて回路４−１，４
−２及び５が動作しない場合においてノードN1
とN2が同時にハイレベルになつてしまうことを
防ぐ。
以上説明した、この実施例回路によれば、保護
トランジスタQ3，Q4及びQ12のコレクタは、出力
容量分離のために設けたトランジスタQ20のエミ
ツタに接続して、ワイヤードオア構成とするもの
であり、これらのコレクタ容量は、ノードN2か
ら分離することができる。したがつて、ノード
N2の容量は、トランジスタQ20のコレクタ容量の
みが増加分として付加され、第１図の回路に比
べ、大幅軽減することができるから、レベル変換
動作の高速化を図ることができる。
トランジスタQ3，Q4及びQ12のコレクタは、出力
容量分離のために設けたトランジスタQ20のエミ
ツタに接続して、ワイヤードオア構成とするもの
であり、これらのコレクタ容量は、ノードN2か
ら分離することができる。したがつて、ノード
N2の容量は、トランジスタQ20のコレクタ容量の
みが増加分として付加され、第１図の回路に比
べ、大幅軽減することができるから、レベル変換
動作の高速化を図ることができる。
この発明は、前記実施例に限定されず、上記保
護トランジスタQ3，Q8，Q12の共通コレクタと電
源端子P1との間に設けた抵抗R25とにより形成し
た出力を、トランジスタと抵抗とによるインバー
タ回路に入力し、その出力をノードN2又はN1と
接地端子P3との間に新たに設けたnpnトランジス
タを駆動するものであつてもよく、あるいは、上
記保護トランジスタのそれぞれにコレクタ負荷抵
抗を設けて、それぞれの出力をNAND回路に入
力して、上記の新たに設けたトランジスタを駆動
するものであつてもよい。
護トランジスタQ3，Q8，Q12の共通コレクタと電
源端子P1との間に設けた抵抗R25とにより形成し
た出力を、トランジスタと抵抗とによるインバー
タ回路に入力し、その出力をノードN2又はN1と
接地端子P3との間に新たに設けたnpnトランジス
タを駆動するものであつてもよく、あるいは、上
記保護トランジスタのそれぞれにコレクタ負荷抵
抗を設けて、それぞれの出力をNAND回路に入
力して、上記の新たに設けたトランジスタを駆動
するものであつてもよい。
あるいは、前記実施例における容量分離トラン
ジスタQ20は、ダイオード、特に接合容量が小さ
くできるシヨツトキーバリアダイオードに置き換
えるものであつてもよい。また、上記トランジス
タをマルチエミツタ構造として、それぞれの保護
トランジスタのコレクタに負荷抵抗を設けて、そ
れぞれのエミツタに入力するものとしてもよい。
ジスタQ20は、ダイオード、特に接合容量が小さ
くできるシヨツトキーバリアダイオードに置き換
えるものであつてもよい。また、上記トランジス
タをマルチエミツタ構造として、それぞれの保護
トランジスタのコレクタに負荷抵抗を設けて、そ
れぞれのエミツタに入力するものとしてもよい。
電源電圧検出回路４−１，４−２，５及びバイ
アス回路２，３は、前記実施例回路に限定される
ものでなく、何であつてもよい。
アス回路２，３は、前記実施例回路に限定される
ものでなく、何であつてもよい。
第１図は、従来考えられていたレベル変換回路
の回路図、第２図は、第３図の回路の動作特性
図、第３図は、この発明の一実施例を示す回路図
である。 １…レベル変換部、２，３…バイアス部、４−
１…負電源電圧検出部、４−２…正電源電圧検出
部、５…電源電圧検出部。
の回路図、第２図は、第３図の回路の動作特性
図、第３図は、この発明の一実施例を示す回路図
である。 １…レベル変換部、２，３…バイアス部、４−
１…負電源電圧検出部、４−２…正電源電圧検出
部、５…電源電圧検出部。
Claims (1)
- 【特許請求の範囲】 １ 接地電位端子と、 上記接地電位端子に対し正極性にされた電源電
圧が供給される第１電源端子と、 上記接地電位端子に対し負極性にされた電源電
圧が供給される第２電源端子と、 上記第１電源端子と第１ノードとの間に設けら
れた第１抵抗手段と、上記第１電源端子と第２ノ
ードとの間に設けられた第２抵抗手段と、上記第
１ノードにコレクタが接続された第１差動トラン
ジスタと、上記第２ノードにコレクタが接続され
た第２差動トランジスタと、上記第１、第２差動
トランジスタの共通エミツタと上記第２電源端子
との間に設けられ上記第２電源端子の電圧が絶対
値的に減少されるとそれに応じてコレクタ電流が
減少される定電流トランジスタと、を含み負極性
の入力信号に応じて正極性の互いに逆相の差動信
号を上記第１、第２ノードに出力する差動トラン
ジスタ回路と、 上記第１電源端子と上記接地電位端子との間に
直列接続され上記第１、第２ノードの差動信号に
よつてプツシユプル駆動されるプツシユプル出力
トランジスタを備えたプツシユプル出力回路と、 第３ノードと上記接地電位端子との間に設けら
れ、第１検出信号によりスイツチ動作される第１
保護トランジスタと、 上記第３ノードと上記接地電位端子との間に設
けられ、第２検出信号によりスイツチ動作される
第２保護トランジスタと、 上記第１電源端子と上記第３ノードとの間に設
けられた抵抗素子と、 上記正極性の電源電圧のレベル及び上記負極性
の電源電圧のレベルを検出することによつて上記
第１検出信号を形成する第１検出回路であつて、
上記正極性の電源電圧が所定レベル以上のレベル
に増加したとき及び上記負極性の電源電圧が絶対
値的に所定レベルよりも小さいレベルに減少した
とき上記第１検出信号を上記第１保護トランジス
タをオンにせしめるレベルとする第１検出回路
と、 上記第１電源端子と第２電源端子との間の電源
電圧を分圧する分圧手段によつて上記第２検出信
号を形成する第２検出回路と、 上記第１又は第２ノードと上記第３ノードとの
間に設けられ、上記第１及び第２保護トランジス
タの両方のオフによつて上記第３ノードが実質的
に上記正極性の電源電圧レベルにされているとき
の上記第３ノードの電位によつてオフとされ、か
つ上記第１、第２保護トランジスタの少なくとも
一方のオンによつて上記第３ノードがほぼ接地電
位にされたとき上記第３ノードの電位によつてオ
ンとされ、上記第１又は第２ノードをほぼ接地電
位にせしめるトランジスタとを備えてなり、 上記正及び負極性の電源電圧レベル、及び上記
正極性の電源電圧と負極性の電源電圧の投入順序
に依存する上記第１、第２ノードの同時の電位上
昇による上記プツシユプル出力トランジスタの同
時オンを、上記第１、第２保護トランジスタによ
つて防止するようにしてなることを特徴とするレ
ベル変換回路。 ２ 接地電位端子と、 上記接地電位端子に対し正極性にされた電源電
圧が供給される第１電源端子と、 上記接地電位端子に対し負極性にされた電源電
圧が供給される第２電源端子と、 上記第１電源端子と第１ノードとの間に設けら
れた第１抵抗手段と、上記第１電源端子と第２ノ
ードとの間に設けられた第２抵抗手段と、上記第
１ノードにコレクタが接続された第１差動トラン
ジスタと、上記第２ノードにコレクタが接続され
た第２差動トランジスタと、上記第１、第２差動
トランジスタの共通エミツタと上記第２電源端子
との間に設けられ上記第２電源端子の電圧が絶対
値的に減少されるとそれに応じてコレクタ電流が
減少される定電流トランジスタと、を含み負極性
の入力信号に応じて正極性の互いに逆相の差動信
号を上記第１、第２ノードに出力する差動トラン
ジスタ回路と、 上記第１電源端子と上記接地電位端子との間に
直列接続され上記第１、第２ノードの差動信号に
よつてプツシユプル駆動されるプツシユプル出力
トランジスタを備えたプツシユプル出力回路と、 第３ノードと上記接地電位端子との間に設けら
れ、第１検出信号によりスイツチ動作される第１
保護トランジスタと、 上記第３ノードと上記接地電位端子との間に設
けられ、第２検出信号によりスイツチ動作される
第２保護トランジスタと、 上記第１電源端子と上記第３ノードとの間に設
けられた抵抗素子と、 上記正極性の電源電圧のレベル及び上記負極性
の電源電圧のレベルを検出することによつて上記
第１検出信号を形成する第１検出回路であつて、
上記正極性の電源電圧が所定レベル以上のレベル
に増加したとき及び上記負極性の電源電圧が絶対
値的に所定レベルよりも小さいレベルに減少した
とき上記第１検出信号を、上記第１保護トランジ
スタをオンにせしめるレベルとする第１検出回路
と、 上記第１電源端子と第２電源端子との間の電源
電圧を分圧する分圧手段によつて上記第２検出信
号を形成する第２検出回路と、 上記第１又は第２ノードと上記第３ノードとの
間に設けられ、上記第１及び第２保護トランジス
タの両方のオフによつて上記第３ノードが実質的
に上記正極性の電源電圧レベルにされているとき
の上記第３ノードの電位によつてオフとされ、か
つ上記第１、第２保護トランジスタの少なくとも
一方のオンによつて上記第３ノードがほぼ接地電
位にされたとき上記第３ノードの電位によつてオ
ンとされ、上記第１又は第２ノードをほぼ接地電
位にせしめるシヨツトキダイオードとを備えてな
り、 上記正及び負極性の電源電圧レベル、及び上記
正極性の電源電圧と負極性の電源電圧の投入順序
に依存する上記第１、第２ノードの同時の電位上
昇による上記プツシユプル出力トランジスタの同
時オンを、上記第１、第２保護トランジスタによ
つて防止するようにしてなることを特徴とするレ
ベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11177779A JPS5636230A (en) | 1979-09-03 | 1979-09-03 | Level converting circuit |
| US06/157,853 US4356409A (en) | 1979-06-29 | 1980-06-09 | Level conversion circuit |
| DE19803024274 DE3024274A1 (de) | 1979-06-29 | 1980-06-27 | Pegelwandlerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11177779A JPS5636230A (en) | 1979-09-03 | 1979-09-03 | Level converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636230A JPS5636230A (en) | 1981-04-09 |
| JPH0225294B2 true JPH0225294B2 (ja) | 1990-06-01 |
Family
ID=14569896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11177779A Granted JPS5636230A (en) | 1979-06-29 | 1979-09-03 | Level converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5636230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680482U (ja) * | 1993-04-30 | 1994-11-15 | 東邦工業株式会社 | ジグソーパズル |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998029A (en) * | 1989-07-03 | 1991-03-05 | Motorola, Inc. | Dual supply ECL to TTL translator |
-
1979
- 1979-09-03 JP JP11177779A patent/JPS5636230A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680482U (ja) * | 1993-04-30 | 1994-11-15 | 東邦工業株式会社 | ジグソーパズル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5636230A (en) | 1981-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4912347A (en) | CMOS to ECL output buffer | |
| KR0119471B1 (ko) | 바이폴라 트랜지스터와 cmos 트랜지스터를 사용한 반도체 집적회로 | |
| US5942921A (en) | Differential comparator with an extended input range | |
| JP2647014B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| US4356409A (en) | Level conversion circuit | |
| US5202594A (en) | Low power level converter | |
| EP0590246A2 (en) | Power supply dependent input buffer | |
| US4366397A (en) | Level conversion circuit | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| US5138195A (en) | Bi-CMOS logic circuit having full voltage swing and rapid turn-off | |
| KR970006874B1 (ko) | 달링톤 BiCMOS 구동기 회로 | |
| JPH0611102B2 (ja) | 信号検出回路 | |
| JPH0225294B2 (ja) | ||
| US5398000A (en) | Simple and high speed BICMOS tristate buffer circuit | |
| JP2699823B2 (ja) | 半導体集積回路 | |
| JPH01195719A (ja) | 半導体集積回路 | |
| US5097150A (en) | Bi-cmos logic circuit | |
| JP3055223B2 (ja) | バッファ回路 | |
| JP3497888B2 (ja) | 半導体装置 | |
| JPH05327472A (ja) | 半導体集積回路装置 | |
| JP2987971B2 (ja) | レベル変換回路 | |
| JPH03123220A (ja) | 出力回路 | |
| JPH0158696B2 (ja) | ||
| JPS5831619A (ja) | 駆動器 | |
| JPH0212867A (ja) | 半導体集積回路 |