JPS6216473B2 - - Google Patents
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- JPS6216473B2 JPS6216473B2 JP56152908A JP15290881A JPS6216473B2 JP S6216473 B2 JPS6216473 B2 JP S6216473B2 JP 56152908 A JP56152908 A JP 56152908A JP 15290881 A JP15290881 A JP 15290881A JP S6216473 B2 JPS6216473 B2 JP S6216473B2
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000003068 static effect Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Description
【発明の詳細な説明】
本発明はバイポーラトランジスタを用いた
ECL、I2L形等のスタテイツク形半導体記憶装置
のワード線放電回路に関する。
ECL、I2L形等のスタテイツク形半導体記憶装置
のワード線放電回路に関する。
一般に、上述のスタテイツク形半導体記憶装置
においては、１行のメモリセルが１つのワード線
と１つのホールド線との間に接続され、各メモリ
セルの記憶状態すなわちフリツプフロツプ状態を
保持するために、ワード線からメモリセルを経て
ホールド線へ、ホールド（保持）電流が流れてい
る。このようなワード線の選択はワードドライバ
によつてワード線電位を押上げることによつて行
われており、この場合、ワードドライバはエミツ
タホロワであるので、ワード線の非選択状態から
選択状態への変化時間、すなわちワード線の立上
り時間は短かい。これに対し、ワード線の選択状
態から非選択状態への変化時間、すなわちワード
線の立下り時間はワード線の寄生容量に蓄積され
た電荷量とホールド電流の大きさとに依存する。
これはワードドライバを構成するエミツタホロワ
が立下り時にカツトオフするためである。しかし
ながら、最近の半導体記憶装置は大容量化および
低消費電力化が進み、ホールド電流の大きさも小
さくなつており、従つて、ワード線の立下り時間
は長くなる傾向にある。
においては、１行のメモリセルが１つのワード線
と１つのホールド線との間に接続され、各メモリ
セルの記憶状態すなわちフリツプフロツプ状態を
保持するために、ワード線からメモリセルを経て
ホールド線へ、ホールド（保持）電流が流れてい
る。このようなワード線の選択はワードドライバ
によつてワード線電位を押上げることによつて行
われており、この場合、ワードドライバはエミツ
タホロワであるので、ワード線の非選択状態から
選択状態への変化時間、すなわちワード線の立上
り時間は短かい。これに対し、ワード線の選択状
態から非選択状態への変化時間、すなわちワード
線の立下り時間はワード線の寄生容量に蓄積され
た電荷量とホールド電流の大きさとに依存する。
これはワードドライバを構成するエミツタホロワ
が立下り時にカツトオフするためである。しかし
ながら、最近の半導体記憶装置は大容量化および
低消費電力化が進み、ホールド電流の大きさも小
さくなつており、従つて、ワード線の立下り時間
は長くなる傾向にある。
上述のワード線の立下り時間を早めるために、
選択ワード行に集中的に放電電流を流し、すなわ
ち正規のホールド電流に加えて放電電流を流し、
且つこの放電電流をある時間持続させる装置が提
案されている。（参照：特願昭54−110720号）。こ
の装置においては、ワード線電位によつてスイツ
チングされるエミツタホロワの第１のトランジス
タと、第１のトランジスタの出力を遅延させる第
１の抵抗およびキヤパシタからなる時定数回路
と、この時定数回路の出力によつてスイツチング
されるスイツチ手段と、スイツチ手段を共通のバ
イアス電流源に接続する第２の抵抗とを設けてい
る。この場合、スイツチ手段は第２のトランジス
タで構成されており、第２のトランジスタはホー
ルド線と放電用共通電流源との間に接続されてお
り、従つて、共通電流源に対して各ワード行毎に
設けられた第２のトランジスタはカレントスイツ
チを構成する。すなわち、あるワード線が非選択
状態から選択状態に移行するときは、第１のトラ
ンジスタがオンし、次いで、時定数回路の抵抗と
キヤパシタによつて決まる時定数の後に第２のト
ランジスタがオンして放電用共通電流源による電
流が正規のホールド電流に加わる。上記ワード線
が選択状態に移行すると同時に他のワード線は選
択状態から非選択状態に移行するが、それによ
り、そのワード行の第１のトランジスタがオフ
し、時定数回路のキヤパシタに蓄積された電荷が
第２のトランジスタを通して放電されるまで、放
電用共通電源による放電電流は保持される。従つ
て、非選択状態に移行したワード線の電荷は急激
に減少し、ワード線の立下り時間は短くなる。ワ
ード線の立下り時間は、後に詳述するように、時
定数回路を構成する抵抗Ｒとキヤパシタの容量Ｃ
が大きい程短かくなる。
選択ワード行に集中的に放電電流を流し、すなわ
ち正規のホールド電流に加えて放電電流を流し、
且つこの放電電流をある時間持続させる装置が提
案されている。（参照：特願昭54−110720号）。こ
の装置においては、ワード線電位によつてスイツ
チングされるエミツタホロワの第１のトランジス
タと、第１のトランジスタの出力を遅延させる第
１の抵抗およびキヤパシタからなる時定数回路
と、この時定数回路の出力によつてスイツチング
されるスイツチ手段と、スイツチ手段を共通のバ
イアス電流源に接続する第２の抵抗とを設けてい
る。この場合、スイツチ手段は第２のトランジス
タで構成されており、第２のトランジスタはホー
ルド線と放電用共通電流源との間に接続されてお
り、従つて、共通電流源に対して各ワード行毎に
設けられた第２のトランジスタはカレントスイツ
チを構成する。すなわち、あるワード線が非選択
状態から選択状態に移行するときは、第１のトラ
ンジスタがオンし、次いで、時定数回路の抵抗と
キヤパシタによつて決まる時定数の後に第２のト
ランジスタがオンして放電用共通電流源による電
流が正規のホールド電流に加わる。上記ワード線
が選択状態に移行すると同時に他のワード線は選
択状態から非選択状態に移行するが、それによ
り、そのワード行の第１のトランジスタがオフ
し、時定数回路のキヤパシタに蓄積された電荷が
第２のトランジスタを通して放電されるまで、放
電用共通電源による放電電流は保持される。従つ
て、非選択状態に移行したワード線の電荷は急激
に減少し、ワード線の立下り時間は短くなる。ワ
ード線の立下り時間は、後に詳述するように、時
定数回路を構成する抵抗Ｒとキヤパシタの容量Ｃ
が大きい程短かくなる。
しかしながら、容量Ｃを大きくするためには、
キヤパシタＣの面積を大きくしなければならず、
集積度の低下を招くという問題がある。また。抵
抗Ｒを大きくすることは、後に詳述するように、
第２のトランジスタの動作マージンを減少させる
ように働く抵抗Ｒの両端の電圧降下が大となり、
第２のトランジスタの動作マージンを小さくする
という問題がある。
キヤパシタＣの面積を大きくしなければならず、
集積度の低下を招くという問題がある。また。抵
抗Ｒを大きくすることは、後に詳述するように、
第２のトランジスタの動作マージンを減少させる
ように働く抵抗Ｒの両端の電圧降下が大となり、
第２のトランジスタの動作マージンを小さくする
という問題がある。
本発明の目的は、上述の従来回路における問題
にかんがみ、時定数回路の出力によつてスイツチ
ングされるスイツチ手段を、ダーリントン接続さ
れた２つのトランジスタで構成するという構想に
基づき、スタテイツク形半導体記憶装置のワード
線放電回路において、時定数回路の抵抗を流れる
電流を少なくし、それにより、スイツチ手段の動
作マージンを損なうことなく大抵抗の時定数回路
を実現可能にすることにある。
にかんがみ、時定数回路の出力によつてスイツチ
ングされるスイツチ手段を、ダーリントン接続さ
れた２つのトランジスタで構成するという構想に
基づき、スタテイツク形半導体記憶装置のワード
線放電回路において、時定数回路の抵抗を流れる
電流を少なくし、それにより、スイツチ手段の動
作マージンを損なうことなく大抵抗の時定数回路
を実現可能にすることにある。
以下、本発明の実施例を添附の図面に基づい
て、従来例と対比しながら説明する。
て、従来例と対比しながら説明する。
第１図は従来のスタテイツク形半導体記憶装置
を示すブロツク回路図である（特願昭54−110720
号参照）。第１図において、MCはフリツプフロ
ツプ型のメモリセル、WLはワード線、HLはこ
れと対をなすホールド線、Ｂ，はビツト線対、
WDはワードドライバ、ＩHはホールド電流源で
ある。メモリセルMCはマトリクス状に配設され
メモリセルアレイMCAを構成する。そして、１
つのメモリセルMCは、ワードドライバWDの１
つとビツトドライバBDの１つをオンにして選択
される。X0〜Ｘoは列アドレス信号であり、選択
状態で高電位“Ｈ”となつて対応するワードドラ
イバWDをオンにする。Y0〜Ｙoは桁アドレス信
号であり、選択状態で“Ｈ”となつて対応するビ
ツトドライバBDをオンにする。３はワード線放
電回路であり、各ワード線対WL，HLの端部に
接続されるｎ個の終端回路３１〜３oからなる。
各終端回路３１〜３oの構成は同一であるので、
以下主として終端回路３１について説明する。こ
の回路３１はワード線WLにベースが接続される
エミツタフオロアの第１のトランジスタT11と、
該トランジスタの出力を遅延させる抵抗R11およ
びコンデンサC11からなる時定数回路４と、該時
定数回路４の出力をベースに受けコレクタがホー
ルド線にHLにエミツタが共通の定電流源ΔＩHに
接続され、時定数回路４の出力でオン（導通）ま
たはオフ（非導通）にされる第２のトランジスタ
T21と、該トランジスタのベースを共通のバイア
ス電流源ＩBSへ接続する抵抗R21とからなる。こ
れらのトランジスタT21〜Ｔ2oは共通電流源ΔＩH
と共にカレントスイツチを構成する。
を示すブロツク回路図である（特願昭54−110720
号参照）。第１図において、MCはフリツプフロ
ツプ型のメモリセル、WLはワード線、HLはこ
れと対をなすホールド線、Ｂ，はビツト線対、
WDはワードドライバ、ＩHはホールド電流源で
ある。メモリセルMCはマトリクス状に配設され
メモリセルアレイMCAを構成する。そして、１
つのメモリセルMCは、ワードドライバWDの１
つとビツトドライバBDの１つをオンにして選択
される。X0〜Ｘoは列アドレス信号であり、選択
状態で高電位“Ｈ”となつて対応するワードドラ
イバWDをオンにする。Y0〜Ｙoは桁アドレス信
号であり、選択状態で“Ｈ”となつて対応するビ
ツトドライバBDをオンにする。３はワード線放
電回路であり、各ワード線対WL，HLの端部に
接続されるｎ個の終端回路３１〜３oからなる。
各終端回路３１〜３oの構成は同一であるので、
以下主として終端回路３１について説明する。こ
の回路３１はワード線WLにベースが接続される
エミツタフオロアの第１のトランジスタT11と、
該トランジスタの出力を遅延させる抵抗R11およ
びコンデンサC11からなる時定数回路４と、該時
定数回路４の出力をベースに受けコレクタがホー
ルド線にHLにエミツタが共通の定電流源ΔＩHに
接続され、時定数回路４の出力でオン（導通）ま
たはオフ（非導通）にされる第２のトランジスタ
T21と、該トランジスタのベースを共通のバイア
ス電流源ＩBSへ接続する抵抗R21とからなる。こ
れらのトランジスタT21〜Ｔ2oは共通電流源ΔＩH
と共にカレントスイツチを構成する。
上記構成であれば、ワード線WLが選択から非
選択へ、また逆に非選択から選択へと変つた時の
ワード線電位波形はトランジスタT11および時定
数回路４を通してトランジスタT21のベースへ伝
達される。ＶWXは時定数回路４の出力電圧である
が、時定数R11C11によりこの電圧はワード線電圧
ＶWより立上り立下り共に遅くなる。第２図にこ
の電圧ＶWXとワード線電位ＶWとの関係を示す。
同図はＶWを選択時ＶWSおよび非選択時ＶWNに分
けて示し、またＶWXを選択時ＶWXSおよび非選択
時ＶWXNに分けて示したものであるが、ＶWS，ＶW
ＮのクロスポイントCP１とＶWXS，ＶWXNのクロス
ポイントCP2との間にはC11R11に応じた遅延時間
Δｔが生ずる。このΔｔはC11＝1pF、R11＝R21
＝5kΩとすれば約5nesecであるが、これらの定
数を変えることで任意に設定できる。カレントス
イツチを構成するトランジスタT21〜Ｔ2oの切換
時点は、ワード線電位ＶWのクロスポイントCP1
からΔｔだけ遅れるので、電流ΔＩHの切換わり
もその分遅くなり、選択から非選択に移つた後し
ばらくΔＩHは流れており、また逆に非選択から
選択へ移つてもしばらくはΔＩHは流れない。
選択へ、また逆に非選択から選択へと変つた時の
ワード線電位波形はトランジスタT11および時定
数回路４を通してトランジスタT21のベースへ伝
達される。ＶWXは時定数回路４の出力電圧である
が、時定数R11C11によりこの電圧はワード線電圧
ＶWより立上り立下り共に遅くなる。第２図にこ
の電圧ＶWXとワード線電位ＶWとの関係を示す。
同図はＶWを選択時ＶWSおよび非選択時ＶWNに分
けて示し、またＶWXを選択時ＶWXSおよび非選択
時ＶWXNに分けて示したものであるが、ＶWS，ＶW
ＮのクロスポイントCP１とＶWXS，ＶWXNのクロス
ポイントCP2との間にはC11R11に応じた遅延時間
Δｔが生ずる。このΔｔはC11＝1pF、R11＝R21
＝5kΩとすれば約5nesecであるが、これらの定
数を変えることで任意に設定できる。カレントス
イツチを構成するトランジスタT21〜Ｔ2oの切換
時点は、ワード線電位ＶWのクロスポイントCP1
からΔｔだけ遅れるので、電流ΔＩHの切換わり
もその分遅くなり、選択から非選択に移つた後し
ばらくΔＩHは流れており、また逆に非選択から
選択へ移つてもしばらくはΔＩHは流れない。
従つて、この回路によれば、選択、非選択ワー
ド線電位のクロスポイント以後もしばらくは電流
ΔＩHが流れるので、非選択ワード線の立下りは
早くなる。
ド線電位のクロスポイント以後もしばらくは電流
ΔＩHが流れるので、非選択ワード線の立下りは
早くなる。
なお、この電流ΔＩHを流すのは、ワード線
WL、ホールド線HL、およびメモリセルMCに含
まれる漂遊容量に充電されていた電荷を急速に放
電させて電位低下を促進させようとするものであ
る。この電位低下の究極の対象は勿論メモリセル
であつて、ワード線等ではない（非選択メモリセ
ルは出力電位を速やかに下げないとその読出しト
ランジスタからはまだ電流が流出していることに
なり、選択メモリセルのそれからの電流と重なつ
てしまうので、読出しは前記流出が止つてからと
なり、結局読出し所要時間は大になる）。唯メモ
リセルの出力電位を下げようとしてもそれはワー
ド線等を介して行なわざるを得ず、またワード線
WLの電位を下げてもメモリセル内に含まれる容
量により出力電位は直ちには下らないので、ホー
ルド線に付加電流ΔＩH（この電流は従つて強制
放電電流とでもいうべきものである）を流し、低
電位（Ｌレベル）へ引張るということである。
WL、ホールド線HL、およびメモリセルMCに含
まれる漂遊容量に充電されていた電荷を急速に放
電させて電位低下を促進させようとするものであ
る。この電位低下の究極の対象は勿論メモリセル
であつて、ワード線等ではない（非選択メモリセ
ルは出力電位を速やかに下げないとその読出しト
ランジスタからはまだ電流が流出していることに
なり、選択メモリセルのそれからの電流と重なつ
てしまうので、読出しは前記流出が止つてからと
なり、結局読出し所要時間は大になる）。唯メモ
リセルの出力電位を下げようとしてもそれはワー
ド線等を介して行なわざるを得ず、またワード線
WLの電位を下げてもメモリセル内に含まれる容
量により出力電位は直ちには下らないので、ホー
ルド線に付加電流ΔＩH（この電流は従つて強制
放電電流とでもいうべきものである）を流し、低
電位（Ｌレベル）へ引張るということである。
第１図に示した従来回路において、選択ワード
線電位ＶWSと非選択ワード線電位ＶWNとのクロス
ポイントCP1と、選択ワード線に接続された時定
数回路の出力電圧ＶWXSと非線択ワード線に接続
された時定数回路の出力電圧ＶWXNとのクロスポ
イントCP2との間の遅延時間Δｔは、ある程度長
くないと選択から非選択に移つたワード線電位を
急速に低下することができない。上記遅延時間Δ
ｔを大きくするためには、時定数回路４を構成す
る容量C11……Ｃ1oまたは抵抗R11……Ｒ1oを大き
くする必要がある。すなわち、容量C11および抵
抗R11について考察すると、ワード線WLがＨレ
ベルの間はトランジスタT11がオンであり、トラ
ンジスタT21のベース電圧ＶWXは容量C11により一
定電圧にクランプされている。ワード線WLがＨ
レベルからＬレベルに立下ると、容量C11に蓄積
されていた電荷がトランジスタT21を通して放電
されてしまうまでトランジスタT21がオンとなつ
てΔＩHを流し続ける。従つて容量C11が大きい
程、ワード線電位の立下り後にΔＩHが流れてい
る時間は長い。一方、ワード線WLがＬレベルか
らＨレベルに立上る場合は、ワード線WLの立上
りに応じてトランジスタT11はオンになり、時定
数回路４の時定数C11R11だけ遅れてトランジスタ
T21のベースにＶWXのＨレベルが印加され、トラ
ンジスタT21がオンになることによつてΔＩHが
流れる。従つて、抵抗R11が大きい程、ワード線
電位の立上りからΔＩHが流れ始めるまでの時間
は長くなる。
線電位ＶWSと非選択ワード線電位ＶWNとのクロス
ポイントCP1と、選択ワード線に接続された時定
数回路の出力電圧ＶWXSと非線択ワード線に接続
された時定数回路の出力電圧ＶWXNとのクロスポ
イントCP2との間の遅延時間Δｔは、ある程度長
くないと選択から非選択に移つたワード線電位を
急速に低下することができない。上記遅延時間Δ
ｔを大きくするためには、時定数回路４を構成す
る容量C11……Ｃ1oまたは抵抗R11……Ｒ1oを大き
くする必要がある。すなわち、容量C11および抵
抗R11について考察すると、ワード線WLがＨレ
ベルの間はトランジスタT11がオンであり、トラ
ンジスタT21のベース電圧ＶWXは容量C11により一
定電圧にクランプされている。ワード線WLがＨ
レベルからＬレベルに立下ると、容量C11に蓄積
されていた電荷がトランジスタT21を通して放電
されてしまうまでトランジスタT21がオンとなつ
てΔＩHを流し続ける。従つて容量C11が大きい
程、ワード線電位の立下り後にΔＩHが流れてい
る時間は長い。一方、ワード線WLがＬレベルか
らＨレベルに立上る場合は、ワード線WLの立上
りに応じてトランジスタT11はオンになり、時定
数回路４の時定数C11R11だけ遅れてトランジスタ
T21のベースにＶWXのＨレベルが印加され、トラ
ンジスタT21がオンになることによつてΔＩHが
流れる。従つて、抵抗R11が大きい程、ワード線
電位の立上りからΔＩHが流れ始めるまでの時間
は長くなる。
しかしながら、容量C11を大きくするためには
その面積を大きくしなければならず、集積度の低
下を招くという問題がある。また、抵抗R11を大
きくすることは、以下に述べる理由により製造上
の歩留低下につながる。すなわち、放電電流切換
トランジスタT21のベースに印加される、時定数
回路４の出力電圧ＶWXの高電位（Ｈレベル）と低
電位（Ｌレベル）の差をΔＶX、トランジスタ
T21のベース電流をＩB、電流増幅率をｈFE、ワ
ード線WLのＨレベルとＬレベルの差をΔＶWと
すると、 ΔＶX＝１／２（ΔＶW−Ｒ・ＩB）＝１／２（ΔＶW−Ｒ・ΔＩＨ／ｈＦＥ＋１） (1) となる。この値ΔＶXはトランジスタT21，Ｔ2oを
切換えるために必要なレベル差である。たとえ
ば、ワード列がｎ個の場合であつて選択ワード線
に99％の放電電流ΔＩHを流すときには、ΔＶXの
最小値は、 ΔＶXmin＝ｋＴ／ｑ1n99＋ｋＴ／ｑ1n（ｎ−１） ただし、kT／ｑ＝26ｍＶ であり、従つて、ｎ＝64のときにはΔＶXmin〓
230ｍＶである。
その面積を大きくしなければならず、集積度の低
下を招くという問題がある。また、抵抗R11を大
きくすることは、以下に述べる理由により製造上
の歩留低下につながる。すなわち、放電電流切換
トランジスタT21のベースに印加される、時定数
回路４の出力電圧ＶWXの高電位（Ｈレベル）と低
電位（Ｌレベル）の差をΔＶX、トランジスタ
T21のベース電流をＩB、電流増幅率をｈFE、ワ
ード線WLのＨレベルとＬレベルの差をΔＶWと
すると、 ΔＶX＝１／２（ΔＶW−Ｒ・ＩB）＝１／２（ΔＶW−Ｒ・ΔＩＨ／ｈＦＥ＋１） (1) となる。この値ΔＶXはトランジスタT21，Ｔ2oを
切換えるために必要なレベル差である。たとえ
ば、ワード列がｎ個の場合であつて選択ワード線
に99％の放電電流ΔＩHを流すときには、ΔＶXの
最小値は、 ΔＶXmin＝ｋＴ／ｑ1n99＋ｋＴ／ｑ1n（ｎ−１） ただし、kT／ｑ＝26ｍＶ であり、従つて、ｎ＝64のときにはΔＶXmin〓
230ｍＶである。
電流増幅率ｈFEは製造工程上ばらつきがあり、
ｈFEの値が小さいと上式(1)からＩBが大きくな
り、ΔＶXは小さくなることがある。さらにその
上に、抵抗Ｒを大きくすると、上述の式からΔＶ
Xはますます小さくなり、ΔＶXminに対してマー
ジンが小さくなることになる。
ｈFEの値が小さいと上式(1)からＩBが大きくな
り、ΔＶXは小さくなることがある。さらにその
上に、抵抗Ｒを大きくすると、上述の式からΔＶ
Xはますます小さくなり、ΔＶXminに対してマー
ジンが小さくなることになる。
第３図は本発明の一実施例によるスタテイツク
半導体記憶装置を示すブロツク回路図であり、図
において、第１図と同一部分には同一参照符号を
付してある。第３図において、第１図と異なると
ころは、第１図における放電電流切換トランジス
タT21に代えて、ダーリントン接続された２つの
npnトランジスタQ11，Q21を設けたことである。
他の放電電流切換スイツチＴ2oも同様にダーリン
トン接続された２つのトランジスタＱ1o，Ｑ2oで
置き換えられている。トランジスタQ11のベース
は時定数回路４の出力に接続されトランジスタ
Q21のコレクタはホールド線HLに、エミツタは共
通電流源ΔＩHに接続されている。トランジスタ
Q21のベース・エミツタ間には発振防止用の抵抗
R31が接続されている。他のダーリントン接続ト
ランジスタの周辺の接続関係も上記と同様なの
で、説明を省略する。
半導体記憶装置を示すブロツク回路図であり、図
において、第１図と同一部分には同一参照符号を
付してある。第３図において、第１図と異なると
ころは、第１図における放電電流切換トランジス
タT21に代えて、ダーリントン接続された２つの
npnトランジスタQ11，Q21を設けたことである。
他の放電電流切換スイツチＴ2oも同様にダーリン
トン接続された２つのトランジスタＱ1o，Ｑ2oで
置き換えられている。トランジスタQ11のベース
は時定数回路４の出力に接続されトランジスタ
Q21のコレクタはホールド線HLに、エミツタは共
通電流源ΔＩHに接続されている。トランジスタ
Q21のベース・エミツタ間には発振防止用の抵抗
R31が接続されている。他のダーリントン接続ト
ランジスタの周辺の接続関係も上記と同様なの
で、説明を省略する。
ダーリントン接続されたトランジスタの全体と
しての電流増幅率h′FEは、トランジスタQ11，Q12
の電流増幅率をそれぞれ、ｈFE1，ｈFE2とする
と、周知の如く、 ｈF′E＝（ｈFE1＋１）（ｈFE2＋１）−１ となり、非常に大きな値となる。第１図の場合と
同様にＶWXのＨレベルとＬレベルの差はΔＶX′は ΔＶX′＝１／２（ΔＶW−R11・ΔＩＨ／ｈＦ′Ｅ＋
１） と表わされるが、ｈF′Eが充分大きいため、トラ
ンジスタQ11のベース電流ＩBは少なくてすみ、
従つて、抵抗R11を大きくしてもΔＶX′が小さく
なることはない。
しての電流増幅率h′FEは、トランジスタQ11，Q12
の電流増幅率をそれぞれ、ｈFE1，ｈFE2とする
と、周知の如く、 ｈF′E＝（ｈFE1＋１）（ｈFE2＋１）−１ となり、非常に大きな値となる。第１図の場合と
同様にＶWXのＨレベルとＬレベルの差はΔＶX′は ΔＶX′＝１／２（ΔＶW−R11・ΔＩＨ／ｈＦ′Ｅ＋
１） と表わされるが、ｈF′Eが充分大きいため、トラ
ンジスタQ11のベース電流ＩBは少なくてすみ、
従つて、抵抗R11を大きくしてもΔＶX′が小さく
なることはない。
以上の説明から明らかなように、本発明によれ
ばスタテイツク形半導体記憶装置のワード線放電
回路において、時定数回路の出力によつてスイツ
チングされるスイツチ手段を、ダーリントン接続
された２つのトランジスタで構成したことによ
り、時定数回路の抵抗を流れる電流が少なくなつ
たので、上記スイツチ手段の動作マージンを損な
うことなく、時定数回路の抵抗を大きくして、非
選択状態に移行したワード線の電位の立下りを早
くすることができる。
ばスタテイツク形半導体記憶装置のワード線放電
回路において、時定数回路の出力によつてスイツ
チングされるスイツチ手段を、ダーリントン接続
された２つのトランジスタで構成したことによ
り、時定数回路の抵抗を流れる電流が少なくなつ
たので、上記スイツチ手段の動作マージンを損な
うことなく、時定数回路の抵抗を大きくして、非
選択状態に移行したワード線の電位の立下りを早
くすることができる。
尚、実施例ではバイアス電流源ＩBBを各終端回
路３１〜３oで共通にしたが、各終端回路に個々
にバイアス電流源を設けてその電流値を制御する
ようにすれば抵抗21〜Ｒ2oは省略できる。
路３１〜３oで共通にしたが、各終端回路に個々
にバイアス電流源を設けてその電流値を制御する
ようにすれば抵抗21〜Ｒ2oは省略できる。
第１図は従来のスタテイツク形半導体記憶装置
を示すブロツク回路図、第２図は第１図の回路図
の各部電圧波形図、第３図は本発明の一実施例に
よるスタテイツク形半導体記憶装置を示すブロツ
ク図である。 図中、WLはワード線、HLはホールド線、MC
はメモリセル、ＩHはホールド電流源、３はワー
ド線放電回路、３１〜３oは終端回路、T11〜Ｔ1o
は第１のトランジスタ、T21〜Ｔ2oは第２のトラ
ンジスタ、R11〜Ｒ1oおよびC11〜Ｃ1oは時定数回
路４を構成する抵抗およびコンデンサ、ＩBSはバ
イアス電流源、Q11，Q21，……Ｑ1o，Ｑ2oはダー
リントン接続されたトランジスタである。
を示すブロツク回路図、第２図は第１図の回路図
の各部電圧波形図、第３図は本発明の一実施例に
よるスタテイツク形半導体記憶装置を示すブロツ
ク図である。 図中、WLはワード線、HLはホールド線、MC
はメモリセル、ＩHはホールド電流源、３はワー
ド線放電回路、３１〜３oは終端回路、T11〜Ｔ1o
は第１のトランジスタ、T21〜Ｔ2oは第２のトラ
ンジスタ、R11〜Ｒ1oおよびC11〜Ｃ1oは時定数回
路４を構成する抵抗およびコンデンサ、ＩBSはバ
イアス電流源、Q11，Q21，……Ｑ1o，Ｑ2oはダー
リントン接続されたトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ ワード線とホールド線の間に接続された複数
のメモリセル、該ワード線の電位変化を検出する
第１のトランジスタ、該第１のトランジスタの出
力を一定時間遅延させる時定数回路、および、該
時定数回路の出力でスイツチングされる手段を各
ワード線毎に具備し、該スイツチ手段の各々を各
ホールド線と、放電用共通電流源との間に介在さ
せて電流スイツチを構成したスタテイツク型半導
体記憶装置において、該スイツチ手段の各々は、
該時定数回路の出力に接続された第２のトランジ
スタと、該第２のトランジスタにダーリントン接
続されており、該各ホールド線と該放電用共通電
流源との間に挿入された第３のトランジスタとを
具備することを特徴とする半導体記憶装置のワー
ド線放電回路。 ２ 該第２および第３のトランジスタはnpnトラ
ンジスタからなり、該時定数回路の出力が該第２
のトランジスタのベースに、該第３のトランジス
タのコレクタおよびエミツタがそれぞれ各ホール
ド線および該放電用共通電流源に、それぞれ接続
されてなることを特徴とする特許請求の範囲第１
項記載のワード線放電回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152908A JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152908A JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856283A JPS5856283A (ja) | 1983-04-02 |
| JPS6216473B2 true JPS6216473B2 (ja) | 1987-04-13 |
Family
ID=15550764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152908A Granted JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216058A (ja) * | 1988-12-28 | 1990-08-28 | Boehringer Mannheim Gmbh | テストキャリヤ分析システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476493A (en) * | 1987-09-17 | 1989-03-22 | Nec Corp | Semiconductor memory device |
-
1981
- 1981-09-29 JP JP56152908A patent/JPS5856283A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216058A (ja) * | 1988-12-28 | 1990-08-28 | Boehringer Mannheim Gmbh | テストキャリヤ分析システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856283A (ja) | 1983-04-02 |
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