JPS5856283A - 半導体記憶装置のワ−ド線放電回路 - Google Patents
半導体記憶装置のワ−ド線放電回路Info
- Publication number
- JPS5856283A JPS5856283A JP56152908A JP15290881A JPS5856283A JP S5856283 A JPS5856283 A JP S5856283A JP 56152908 A JP56152908 A JP 56152908A JP 15290881 A JP15290881 A JP 15290881A JP S5856283 A JPS5856283 A JP S5856283A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- time constant
- transistor
- constant circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパイボーラトランノスタを用いたＥＣＬ。
Ｉ２Ｌ形等のスタティック形半導体記憶装置のフード線
放電回路に関する。
放電回路に関する。
一般に、上述のスタディツク形半導体日田、は装置にお
いては、１行のメモリセルが１つのワード線と１つのホ
ールド線との間に接続さ７ｔ、各メモリセルの記憶状態
すなわちフリ、″／″フロツノ状態を保持するだめに、
ワード線からメモリセルを経てホールド線へ、ホールド
（保持）市、流が６Ｍ、れている。このようなワード線
の選択はワードドライバによってワード線電位を押」二
げることによって行われており、この局舎、ワードト１
ライパはエミッタホロワであるので、ワード線の非選択
状態から選択状態への変化時間、すなわちワード線の立
上シ時間は短かい。これに対し、ワード線の選択状態か
ら非選択状態への変化時間、すなわちワード線の立下シ
時間はワード線の寄生容量に蓄積された電荷量とホール
ド電流の大きさとに依存する。
いては、１行のメモリセルが１つのワード線と１つのホ
ールド線との間に接続さ７ｔ、各メモリセルの記憶状態
すなわちフリ、″／″フロツノ状態を保持するだめに、
ワード線からメモリセルを経てホールド線へ、ホールド
（保持）市、流が６Ｍ、れている。このようなワード線
の選択はワードドライバによってワード線電位を押」二
げることによって行われており、この局舎、ワードト１
ライパはエミッタホロワであるので、ワード線の非選択
状態から選択状態への変化時間、すなわちワード線の立
上シ時間は短かい。これに対し、ワード線の選択状態か
ら非選択状態への変化時間、すなわちワード線の立下シ
時間はワード線の寄生容量に蓄積された電荷量とホール
ド電流の大きさとに依存する。
これはワードドライバを構成するエミッタホロワが立下
シ時にカットオフするためである。しかしながら、最近
の半導体記憶装置は大容量化および低消費電力化が進み
、ホールド電流の大きさも小さくなっておシ、従って、
ワード線の立下シ時間は長くなる傾向にある。
シ時にカットオフするためである。しかしながら、最近
の半導体記憶装置は大容量化および低消費電力化が進み
、ホールド電流の大きさも小さくなっておシ、従って、
ワード線の立下シ時間は長くなる傾向にある。
上述のワード線の立下シ時間を早めるために、選択ワー
ド行に集中的に放電電流を流し、すなわち正規のホール
ド電流に加えて放電電流を流し、且つこの放電電流をあ
る時間持続させる装置が提案されている。（参照：特願
昭５４−１１０７２０号）。
ド行に集中的に放電電流を流し、すなわち正規のホール
ド電流に加えて放電電流を流し、且つこの放電電流をあ
る時間持続させる装置が提案されている。（参照：特願
昭５４−１１０７２０号）。
この装置においては、ワード線電位によってスイッチン
グされるエミッタホロワの第１のトランジスタと、第１
のトランジスタの出力を遅延させる第１の抵抗およびキ
ヤ・ヤシタからなる時定数回路と、この時定数回路の出
力によってスイッチ７グされるスイッチ手段と、スイッ
チ手段を共通のバイアス電流源に接続する第２の抵抗と
を設けている。この場合、スイッチ手段は第２のトラン
ジスタで構成されておシ、第２のトランジスタはホール
ド線と放電用共通電流源との間に接続されておシ、従っ
て、共通１［ｃ流源に対して各ワード行毎に設けられた
第２のトランジスタはカレントスイッチを構成する。す
々わち、あるワード線が非選択状態から選択状態に移行
するときは、第１のトランジスタがオンし、次いで、時
定数回路の抵抗とキャパシタによって決する時定数の陵
に第２のトランジスタがオンして放電用共通箱：流源に
よる電流が正規のホールド１１（流に加わる。上記ワー
ド線が選択状態に移行すると同時に他のワード線ｄ、
選択状態から非選択状態に移行するが、それにより、そ
のワード行の第１のトランジスタがオフし、時定数回路
のキャパシタに蓄積された電荷が第２のトランジスタを
通して放電されるまで、放′ぼ用共通電源による放電電
流は保持される。従って、非（３） 選択状態に移行したワード線の電荷は急激に減少し、ワ
ード線の立下シ時間は短くなる。ワード線の立下り時間
は、後に詳述するように、時定数回路を構成する抵抗Ｒ
とキヤ・母シタの容量Ｃが大きい程短かくなる。
グされるエミッタホロワの第１のトランジスタと、第１
のトランジスタの出力を遅延させる第１の抵抗およびキ
ヤ・ヤシタからなる時定数回路と、この時定数回路の出
力によってスイッチ７グされるスイッチ手段と、スイッ
チ手段を共通のバイアス電流源に接続する第２の抵抗と
を設けている。この場合、スイッチ手段は第２のトラン
ジスタで構成されておシ、第２のトランジスタはホール
ド線と放電用共通電流源との間に接続されておシ、従っ
て、共通１［ｃ流源に対して各ワード行毎に設けられた
第２のトランジスタはカレントスイッチを構成する。す
々わち、あるワード線が非選択状態から選択状態に移行
するときは、第１のトランジスタがオンし、次いで、時
定数回路の抵抗とキャパシタによって決する時定数の陵
に第２のトランジスタがオンして放電用共通箱：流源に
よる電流が正規のホールド１１（流に加わる。上記ワー
ド線が選択状態に移行すると同時に他のワード線ｄ、
選択状態から非選択状態に移行するが、それにより、そ
のワード行の第１のトランジスタがオフし、時定数回路
のキャパシタに蓄積された電荷が第２のトランジスタを
通して放電されるまで、放′ぼ用共通電源による放電電
流は保持される。従って、非（３） 選択状態に移行したワード線の電荷は急激に減少し、ワ
ード線の立下シ時間は短くなる。ワード線の立下り時間
は、後に詳述するように、時定数回路を構成する抵抗Ｒ
とキヤ・母シタの容量Ｃが大きい程短かくなる。
しかしながら、容量Ｃを大きくするためには、キャパシ
タＣの面積を太きくしなければならす、集積度の低下を
招くという問題がある。また、抵抗Ｒを大きくすること
は、後に詳述するように、第２のトランジスタの動作マ
ージンを減少させるように働く抵抗Ｒの両端の電圧降下
が大となシ、第２のトランジスタの動作マージンを小さ
くするという問題がある。
タＣの面積を太きくしなければならす、集積度の低下を
招くという問題がある。また、抵抗Ｒを大きくすること
は、後に詳述するように、第２のトランジスタの動作マ
ージンを減少させるように働く抵抗Ｒの両端の電圧降下
が大となシ、第２のトランジスタの動作マージンを小さ
くするという問題がある。
本発明の目的は、上述の従来回路における問題にかんが
み、時定数回路の出力によってスイッチングされるスイ
ッチ手段を、ダーリントン接続された２つのトランジス
タで構成するという構想に基づき、スタティック形半導
体記憶装置のワー ド線放電回路において、時定数回路
の抵抗を流れる電流を少なくシ、それにより、スイッチ
手段の動（４） 作マージンを損なうことなく大抵抗の時定数回路を実現
可能にすることにある。
み、時定数回路の出力によってスイッチングされるスイ
ッチ手段を、ダーリントン接続された２つのトランジス
タで構成するという構想に基づき、スタティック形半導
体記憶装置のワー ド線放電回路において、時定数回路
の抵抗を流れる電流を少なくシ、それにより、スイッチ
手段の動（４） 作マージンを損なうことなく大抵抗の時定数回路を実現
可能にすることにある。
以下、本発明の実施例を添附の図面に基づいて、従来例
と対比しながら説明する。
と対比しながら説明する。
第１図は従来のスタティック形半導体記憶装置を示すブ
ロック回路図である（特願昭５４−１１０７２０号参照
）。第１図において、ＭＣはフリツノフロップ型のメモ
リセル、ＷＬはワード線、ＩＩＬはこれと対をなすホー
ルド線、Ｂ 、 Ｂはビット線対、Ｗ Ｄはワードドラ
イバ、■□はホールド電Ｍ、源である。メモリセルＭＣ
はマトリクス状に配設されメモリセルアレイＭＣＡを構
成する。そして、１つのメモリセルＭＣは、ワードドラ
イバＷＤの１つとビットドライバＢＤの１つをオンにし
て選択される。Ｘｏ〜Ｘｎは列アドレス信号であシ、選
択状態で高電位“Ｈ＃となって対応するワードドライバ
ＷＤをオンにする。Ｙｏ−Ｙｎは桁アドレス信号であシ
、選択状態で′”Ｈ＃となって対応するビットドライバ
ＢＤをオンにする。３はワード線放電回路であシ、各ワ
ード線対ＷＬ−ＨＬの端部に接続されるｎ個の終端回路
３１〜３ｎからなる。各終端回路３１〜３ｎの構成は同
一であるので、以下上として終端回路３１について説明
する。この回路３１はワード線ＷＬにペースが接続され
るエミッタフォロアの第１のトランジスタＴ１１と、該
トランジスタの出力を遅延させる抵抗Ｒおよびコンデン
サＣ４１か１ らなる時定数回路４と、該時定数回路４の出力をペース
に受はコレクタがホールド線ＨＬにエミッタが共通の定
電流源Δ工□に接続され、時定数回路４の出力でオン（
４通）またはオフ（非導通）にされる第２のトランジス
タＴ２１と、該トランジスタのペースを共通のバイアス
電流源よりｓへ接続する抵抗Ｒ２１とからなる。これら
のトランジスタＴ２１〜Ｔ２ｎは共通電流源ΔＩＨと共
にカレントスイッチを構成する。
ロック回路図である（特願昭５４−１１０７２０号参照
）。第１図において、ＭＣはフリツノフロップ型のメモ
リセル、ＷＬはワード線、ＩＩＬはこれと対をなすホー
ルド線、Ｂ 、 Ｂはビット線対、Ｗ Ｄはワードドラ
イバ、■□はホールド電Ｍ、源である。メモリセルＭＣ
はマトリクス状に配設されメモリセルアレイＭＣＡを構
成する。そして、１つのメモリセルＭＣは、ワードドラ
イバＷＤの１つとビットドライバＢＤの１つをオンにし
て選択される。Ｘｏ〜Ｘｎは列アドレス信号であシ、選
択状態で高電位“Ｈ＃となって対応するワードドライバ
ＷＤをオンにする。Ｙｏ−Ｙｎは桁アドレス信号であシ
、選択状態で′”Ｈ＃となって対応するビットドライバ
ＢＤをオンにする。３はワード線放電回路であシ、各ワ
ード線対ＷＬ−ＨＬの端部に接続されるｎ個の終端回路
３１〜３ｎからなる。各終端回路３１〜３ｎの構成は同
一であるので、以下上として終端回路３１について説明
する。この回路３１はワード線ＷＬにペースが接続され
るエミッタフォロアの第１のトランジスタＴ１１と、該
トランジスタの出力を遅延させる抵抗Ｒおよびコンデン
サＣ４１か１ らなる時定数回路４と、該時定数回路４の出力をペース
に受はコレクタがホールド線ＨＬにエミッタが共通の定
電流源Δ工□に接続され、時定数回路４の出力でオン（
４通）またはオフ（非導通）にされる第２のトランジス
タＴ２１と、該トランジスタのペースを共通のバイアス
電流源よりｓへ接続する抵抗Ｒ２１とからなる。これら
のトランジスタＴ２１〜Ｔ２ｎは共通電流源ΔＩＨと共
にカレントスイッチを構成する。
上記構成であれば、ワード線ＷＬが選択から非選択へ、
また逆に非選択から選択へと変った時のワード線電位波
形はトランジスタＴ１１および時定数回路４を通してト
ランジスタＴ２１のペースへ伝達される。■ は時定数
回路４の出力電圧であるが、時定数Ｒ１１Ｃ１１によシ
この電圧はワード線電圧■７よシ立上シ立下ジ共に遅く
なる。第２図にこの電圧ｖｗｘとワード線電位■アとの
関係を示す。同図はＶＷを選択時ｖｗｓおよび非選択時
ｖｗＮに分けて示し、また■ｗｘを選択時■ｗＸ８およ
び非選択時ｖＷｘＮに分けて示したものであるが、■□
・■ｗＮのクロス４？インドＣＰ１と％ｘ８・ｖＷｘ
ＮのクロスポイントＣＰ２との間には０１１Ｒ１１に応
じた遅延時間Δｔが生ずる。このΔｔはＣ１１”’ ｉ
ｌ）Ｆ Ｉ Ｒ１１−＝Ｒ２１−５］＜０トすれば約
５ ｎ５ｅｃであるが、これらの定数を変えることで任
意に設定できる。カレントスイッチヲ構成するトランジ
スタＴ２１〜Ｔ２ｎの切換時点は、ワード線電位■１の
クロスポイン）ＣＰ、がらΔｔだけ遅れるので、電流Δ
ＩＩｉの切換わりもその分遅くなり、選択から非選択に
移った後しばらくΔ■□は流れており、また逆に非選択
から選択へ移ってもしばらくはΔ■□は流れない。
また逆に非選択から選択へと変った時のワード線電位波
形はトランジスタＴ１１および時定数回路４を通してト
ランジスタＴ２１のペースへ伝達される。■ は時定数
回路４の出力電圧であるが、時定数Ｒ１１Ｃ１１によシ
この電圧はワード線電圧■７よシ立上シ立下ジ共に遅く
なる。第２図にこの電圧ｖｗｘとワード線電位■アとの
関係を示す。同図はＶＷを選択時ｖｗｓおよび非選択時
ｖｗＮに分けて示し、また■ｗｘを選択時■ｗＸ８およ
び非選択時ｖＷｘＮに分けて示したものであるが、■□
・■ｗＮのクロス４？インドＣＰ１と％ｘ８・ｖＷｘ
ＮのクロスポイントＣＰ２との間には０１１Ｒ１１に応
じた遅延時間Δｔが生ずる。このΔｔはＣ１１”’ ｉ
ｌ）Ｆ Ｉ Ｒ１１−＝Ｒ２１−５］＜０トすれば約
５ ｎ５ｅｃであるが、これらの定数を変えることで任
意に設定できる。カレントスイッチヲ構成するトランジ
スタＴ２１〜Ｔ２ｎの切換時点は、ワード線電位■１の
クロスポイン）ＣＰ、がらΔｔだけ遅れるので、電流Δ
ＩＩｉの切換わりもその分遅くなり、選択から非選択に
移った後しばらくΔ■□は流れており、また逆に非選択
から選択へ移ってもしばらくはΔ■□は流れない。
従って、この回路によれば、選択、非選択ワード線電位
のクロスポイント以後もしばらくは電流Δ■１１が流れ
るので、非選択ワード線の立下シは早くなる。
のクロスポイント以後もしばらくは電流Δ■１１が流れ
るので、非選択ワード線の立下シは早くなる。
なお、この電流Δ稲を流すのは、ワード線ＷＬ。
ホールド線ＨＬ１およびメモリセルＭＣに含まれる漂遊
容量に充電されていた電荷を急速に放電させて電位低下
を促進さぜようとするものである。
容量に充電されていた電荷を急速に放電させて電位低下
を促進さぜようとするものである。
この電位低下の究極の対象は勿論メモリセルであって、
ワード線等ではない（非選択メモリセルは出力電位を速
やかに下げないとその読出しトランジスタからはまだ電
流が流出していることになり、選択メモリセルのそれか
らの電流と重なってしまうので、読出しは前記流出が止
ってからとなシ、結局読出し所要時間は犬になる）。唯
メモリセルの出力電位を下げようとしてもそれはワード
線等を介して行なわざるを得す、またワード線ＷＬの電
位を下げてもメモリセル内に含まれる容量により出力電
位は直ちには下ら々いので、ホールド線に付加電流ΔＩ
Ｈ（この電流は従って強制放電電流とでもいうべきもの
である）を流し、低電位（Ｌレベル）へ引張るというこ
とである。
ワード線等ではない（非選択メモリセルは出力電位を速
やかに下げないとその読出しトランジスタからはまだ電
流が流出していることになり、選択メモリセルのそれか
らの電流と重なってしまうので、読出しは前記流出が止
ってからとなシ、結局読出し所要時間は犬になる）。唯
メモリセルの出力電位を下げようとしてもそれはワード
線等を介して行なわざるを得す、またワード線ＷＬの電
位を下げてもメモリセル内に含まれる容量により出力電
位は直ちには下ら々いので、ホールド線に付加電流ΔＩ
Ｈ（この電流は従って強制放電電流とでもいうべきもの
である）を流し、低電位（Ｌレベル）へ引張るというこ
とである。
第１図に示した従来回路において、選択ワード線電位ｖ
ｗ、と非選択ワード線電位ＶｗＮとのクロスポイントＣ
Ｐ１と、選択ワード線に接続された時定数回路の出力電
圧ｖｗｘＢと非選択ワード線に接続された時定数回路の
出力電圧ｖｗｘＮとのクロスポイントＣＰ２との間の遅
延時間Δｔは、ある程度長くないと選択から非選択に移
ったワード線電位を急速に低下することができない。」
二記遅延時間Δｔを大きくするためには、時定数回路４
を構成するＷＩｉＣｌｌ・・・Ｃ１ｎまだは抵抗Ｒ１ｊ
”’ Ｒｌｎを大きくする必要がある。すなわち、容
１ｔｃ１．および抵抗Ｒ１１について考察すると、ワー
ド線ＷＬがＴＩレベルの間ハトラン・ゾスタＴ１１がオ
ンであり、ｌ−ジン・ゾスクＴ２１のペース電圧■ｗｘ
は容量Ｃ１１により一定電圧にフランジされている。ワ
ード線ＷＬがＩ−ＩレベルからＬレベルに立下ると、容
＋ｔＣ＋＋に蓄積されていた電荷がトランジスタＴ２１
を通して放電されてしまうまでトランジスタＴ２１がオ
ンとなってΔ■１１を流し続ける。従って容ｆｉｃ１１
が大きい程、ワード線電位の立下υ後にΔＩＨが流れて
いる時間は長い。一方、ワード線ＷＬがＬレベルから■
（レベルに立上る場合は、ワード線ＷＬの立上ｐに応じ
てトランジスタＴ１１はオンになシ、時定数回ｌ１１８
４の時定数Ｃ１１Ｒ１１だけ遅れてトランジスタＴ２１
のペースニ”ｗｘ ノＨｌ、’ ベルが印加され、トラ
ンジスタＴ２１がオンになることによってΔ稲が流れる
。従って、抵抗Ｒ１１が大きい程、ワード線電位の立上
りからΔ工□が流れ始めるまでの時間は長くなる。
ｗ、と非選択ワード線電位ＶｗＮとのクロスポイントＣ
Ｐ１と、選択ワード線に接続された時定数回路の出力電
圧ｖｗｘＢと非選択ワード線に接続された時定数回路の
出力電圧ｖｗｘＮとのクロスポイントＣＰ２との間の遅
延時間Δｔは、ある程度長くないと選択から非選択に移
ったワード線電位を急速に低下することができない。」
二記遅延時間Δｔを大きくするためには、時定数回路４
を構成するＷＩｉＣｌｌ・・・Ｃ１ｎまだは抵抗Ｒ１ｊ
”’ Ｒｌｎを大きくする必要がある。すなわち、容
１ｔｃ１．および抵抗Ｒ１１について考察すると、ワー
ド線ＷＬがＴＩレベルの間ハトラン・ゾスタＴ１１がオ
ンであり、ｌ−ジン・ゾスクＴ２１のペース電圧■ｗｘ
は容量Ｃ１１により一定電圧にフランジされている。ワ
ード線ＷＬがＩ−ＩレベルからＬレベルに立下ると、容
＋ｔＣ＋＋に蓄積されていた電荷がトランジスタＴ２１
を通して放電されてしまうまでトランジスタＴ２１がオ
ンとなってΔ■１１を流し続ける。従って容ｆｉｃ１１
が大きい程、ワード線電位の立下υ後にΔＩＨが流れて
いる時間は長い。一方、ワード線ＷＬがＬレベルから■
（レベルに立上る場合は、ワード線ＷＬの立上ｐに応じ
てトランジスタＴ１１はオンになシ、時定数回ｌ１１８
４の時定数Ｃ１１Ｒ１１だけ遅れてトランジスタＴ２１
のペースニ”ｗｘ ノＨｌ、’ ベルが印加され、トラ
ンジスタＴ２１がオンになることによってΔ稲が流れる
。従って、抵抗Ｒ１１が大きい程、ワード線電位の立上
りからΔ工□が流れ始めるまでの時間は長くなる。
しかしながら、容量Ｃ４１を大きくするためにｌ′：１
その面積を太きくしなければならず、集積度の低下を招
くという問題がある。また、抵抗Ｒ１１を大きくするこ
とは、以下に述べる理由にょシ製造上の歩留低下につな
がる。すなわち、放電電流切換トランジスタＴ２１のペ
ースに印加される、時定蚊回路４の出力電圧■ｗｘの高
電位（）ｉレベル）と低’に位（Ｌレベル）の差をΔｖ
１ トランジスタＴ２１のペース電流を１８、電流増幅
率をｈｌ、Ｐ３、ワード線ＷＬのＨレベルとＬレベルの
差をΔＶとすると、となる。この値Δ■はトランクスタ
Ｔ２１１．Ｔ２ｎヲ切換えるだめに必要なレベル差であ
る。たとえば、ワード列がｎ個の場合であって選択ワー
ド線に９９％の放電電流ΔＩＨを流すときには、ΔｖＸ
の最小値は、 ただし、ｋＴ／ｑ ＝ ２ （ｉ ｍＶであシ、従って
、ｎ＝６４のときにはΔＶ ｍ１ｎＥ２３０ ｍＶで
ある。
その面積を太きくしなければならず、集積度の低下を招
くという問題がある。また、抵抗Ｒ１１を大きくするこ
とは、以下に述べる理由にょシ製造上の歩留低下につな
がる。すなわち、放電電流切換トランジスタＴ２１のペ
ースに印加される、時定蚊回路４の出力電圧■ｗｘの高
電位（）ｉレベル）と低’に位（Ｌレベル）の差をΔｖ
１ トランジスタＴ２１のペース電流を１８、電流増幅
率をｈｌ、Ｐ３、ワード線ＷＬのＨレベルとＬレベルの
差をΔＶとすると、となる。この値Δ■はトランクスタ
Ｔ２１１．Ｔ２ｎヲ切換えるだめに必要なレベル差であ
る。たとえば、ワード列がｎ個の場合であって選択ワー
ド線に９９％の放電電流ΔＩＨを流すときには、ΔｖＸ
の最小値は、 ただし、ｋＴ／ｑ ＝ ２ （ｉ ｍＶであシ、従って
、ｎ＝６４のときにはΔＶ ｍ１ｎＥ２３０ ｍＶで
ある。
電流増幅率ｈＦＥは製造二「捏上ばらつきがあり、ｈＦ
ＥＱ値が小さいと上式（１）からＩｌｌが大きくなシ、
Δ■ゆは小さくなることがある。さらにその上に、抵抗
Ｒを大きくすると、」二連の式からΔｖ ｉｌニーまず
壕す小さくなシ、ΔＶｘｍｉｎに対してマージンが小さ
くなることになる。
ＥＱ値が小さいと上式（１）からＩｌｌが大きくなシ、
Δ■ゆは小さくなることがある。さらにその上に、抵抗
Ｒを大きくすると、」二連の式からΔｖ ｉｌニーまず
壕す小さくなシ、ΔＶｘｍｉｎに対してマージンが小さ
くなることになる。
第３図は本発明の一実施例によるスタティック半導体記
憶装置を示す！ロック回路図であシ、図において、第１
図と同一部分には同一参照符号を付しである。第３図に
おいて、第１図と異なると（１１） ころは、第１図における放電電流切換トランジスタＴ２
１に代えて、ダーリントン接続された２つのｎｐｎ ）
ランジスタＱ１＋’Ｑ２１を設けたことである。
憶装置を示す！ロック回路図であシ、図において、第１
図と同一部分には同一参照符号を付しである。第３図に
おいて、第１図と異なると（１１） ころは、第１図における放電電流切換トランジスタＴ２
１に代えて、ダーリントン接続された２つのｎｐｎ ）
ランジスタＱ１＋’Ｑ２１を設けたことである。
他の放電電流切換スイッチＴ２ｎも同様にダーリントン
接続された２つのトランジスタＱｉｎ ” ２ｎで置き
換えられている。トランジスタＱ１１のペースは時定数
回路４の出力に接続されトランジスタＱ２１のコレクタ
はホールド線ＨＬに、エミッタは共通電流源Δ工□に接
続されている。トランジスタＱ２１のペース・エミッタ
間には発振防止用の抵抗Ｒ３１が接続されている。他の
ダーリントン接続トランジスタの周辺の接続関係も上記
と同様々ので、説明を省略する。
接続された２つのトランジスタＱｉｎ ” ２ｎで置き
換えられている。トランジスタＱ１１のペースは時定数
回路４の出力に接続されトランジスタＱ２１のコレクタ
はホールド線ＨＬに、エミッタは共通電流源Δ工□に接
続されている。トランジスタＱ２１のペース・エミッタ
間には発振防止用の抵抗Ｒ３１が接続されている。他の
ダーリントン接続トランジスタの周辺の接続関係も上記
と同様々ので、説明を省略する。
ダーリントン接続されたトランジスタの全体としての電
流増幅率ｈ；１は、トランジスタＱ１．。
流増幅率ｈ；１は、トランジスタＱ１．。
Ｑ１□の電流増幅率をそれぞれ、ｈＦＫｌ、ｈＦ］ｉ１
２とすると、周知の如く、 ｈｙ’ｇ＝（ｈ、。＋ ＋１ ） （ｈ、Ｉ１２＋ｔ
）−１となシ、非常に大きな値となる。第１図の場合と
同様に■ｗｘのＨレベルとＬレベルの差Δｖ、！′は（
１２） と表わされるが、ｈＦ’ｌＤが充分太きいため、トラン
ジスタＱ１１のペース電流工、は少なくてすみ、従って
、抵抗Ｒ１１を大きくしてもΔ籾が小さくなることはな
い。
２とすると、周知の如く、 ｈｙ’ｇ＝（ｈ、。＋ ＋１ ） （ｈ、Ｉ１２＋ｔ
）−１となシ、非常に大きな値となる。第１図の場合と
同様に■ｗｘのＨレベルとＬレベルの差Δｖ、！′は（
１２） と表わされるが、ｈＦ’ｌＤが充分太きいため、トラン
ジスタＱ１１のペース電流工、は少なくてすみ、従って
、抵抗Ｒ１１を大きくしてもΔ籾が小さくなることはな
い。
以上の説明から明らかなように、本発明によればスタテ
ィック形半導体記憶装置のワード線放電回路において、
時定数回路の出力によってスイッチングされるスイッチ
手段を、ダーリントン接続された２つのトランジスタで
構成したことにより、時定数回路の抵抗を流れる電流が
少なくなったので、上記スイッチ手段の動作マージンを
損なうことなく、時定数回路の１１（抗を大きくして、
非選択状態に移行したワード線の電位の立下シを早くす
ることができる。
ィック形半導体記憶装置のワード線放電回路において、
時定数回路の出力によってスイッチングされるスイッチ
手段を、ダーリントン接続された２つのトランジスタで
構成したことにより、時定数回路の抵抗を流れる電流が
少なくなったので、上記スイッチ手段の動作マージンを
損なうことなく、時定数回路の１１（抗を大きくして、
非選択状態に移行したワード線の電位の立下シを早くす
ることができる。
尚、実施例ではバイアス電流源ＩＢＢを各終端回路３１
〜３ｎで共通にしたが、各終端回路に個々にバイアス電
流源を設けてその電流値を制御するようにすれば抵抗Ｒ
２１〜Ｒ２ｎは省略できる。
〜３ｎで共通にしたが、各終端回路に個々にバイアス電
流源を設けてその電流値を制御するようにすれば抵抗Ｒ
２１〜Ｒ２ｎは省略できる。
第１図は従来のスタテイ、り形半導体記憶装置を示すブ
ロック回路図、第２図は第１図の回路図の各部電圧波形
図、第３図は本発明の一実施例によるスタティック形半
導体記憶装置を示すブロック図である。 図中、ＷＬはワード線、１−ＩＬはホールド線、ＭＣは
メモリセル、ＩＨはホールド電流源、３はワード線放電
回路、３１〜３ｎは終端回路、Ｔｉ＋〜Ｔ１ｎは第１の
トランジスタ、Ｔ２１〜Ｔ２ｎは第２のトランジスタ、
Ｒ１１〜Ｒ１ｎおよびＣ１１〜Ｃ４ｎは時定数回路４を
構成する抵抗およびコンデンサ、■Ｂ８ハバイアス電流
源、Ｑｌｌ、Ｑ２１１・”Ｑｉｎ”２ｎはダーリントン
接続されたトランジスタである。 （１５） 第１図 第２図 Ｖ＋
ロック回路図、第２図は第１図の回路図の各部電圧波形
図、第３図は本発明の一実施例によるスタティック形半
導体記憶装置を示すブロック図である。 図中、ＷＬはワード線、１−ＩＬはホールド線、ＭＣは
メモリセル、ＩＨはホールド電流源、３はワード線放電
回路、３１〜３ｎは終端回路、Ｔｉ＋〜Ｔ１ｎは第１の
トランジスタ、Ｔ２１〜Ｔ２ｎは第２のトランジスタ、
Ｒ１１〜Ｒ１ｎおよびＣ１１〜Ｃ４ｎは時定数回路４を
構成する抵抗およびコンデンサ、■Ｂ８ハバイアス電流
源、Ｑｌｌ、Ｑ２１１・”Ｑｉｎ”２ｎはダーリントン
接続されたトランジスタである。 （１５） 第１図 第２図 Ｖ＋
Claims (1)
- 【特許請求の範囲】 １、 ワード線とホール１夕線の間に接続された複数の
メモリセル、該ワード線の電位変化を検出する第１のｉ
・ランノスタ、該第１のトランノスタの出力を一定時間
遅延させる時定数回路、および、該時定数回路の出力で
スイッチングされる手段を各ワード線毎に具備し、該ス
イッチ手段の各々を各ホールド線と、放電用共通電流源
との間に介在させて玉流スイッチを構成したスタティッ
ク型半導体記憶装置において、該スイッチ手段の各々は
、該時定数回路の出力に接続された第２のトランジスタ
と、該第２のトランジスタにダーリントン接続されてお
シ、該各ホールド線と該放電用共通電流源との間に挿入
された第３のトランジスタとを具備することを特徴とす
る半導体記憶装置のフード線放電回路。 ２ 該第２および第３のトランジスタはｎｐｎ トラン
ジスタからなシ、該時定数回路の出力が該第２のトラン
ジスタのペースに、該第３のトランノスタのコレクタお
よびエミッタがそれぞれ各ホールド線および該放電用共
通電流源に、それぞれ接続されてなることを特徴とする
特許請求の範囲第１項記載のフード線放電回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152908A JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152908A JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856283A true JPS5856283A (ja) | 1983-04-02 |
| JPS6216473B2 JPS6216473B2 (ja) | 1987-04-13 |
Family
ID=15550764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152908A Granted JPS5856283A (ja) | 1981-09-29 | 1981-09-29 | 半導体記憶装置のワ−ド線放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476493A (en) * | 1987-09-17 | 1989-03-22 | Nec Corp | Semiconductor memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3844103A1 (de) * | 1988-12-28 | 1990-07-05 | Boehringer Mannheim Gmbh | Testtraeger-analysesystem |
-
1981
- 1981-09-29 JP JP56152908A patent/JPS5856283A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476493A (en) * | 1987-09-17 | 1989-03-22 | Nec Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216473B2 (ja) | 1987-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6574161B2 (en) | Semiconductor integrated circuit device having a hierarchical power source configuration | |
| US4616342A (en) | Semiconductor memory device | |
| US4168490A (en) | Addressable word line pull-down circuit | |
| KR940001639B1 (ko) | 반도체 메모리 회로 | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| KR940003402B1 (ko) | 다이내믹 랜덤 억세스 메모리 디바이스 | |
| EP0121394A2 (en) | Static semiconductor memory device incorporating redundancy memory cells | |
| JP2939027B2 (ja) | 半導体記憶装置 | |
| KR960006876B1 (ko) | 집적화 메모리장치 | |
| US4939696A (en) | Semiconductor memory device | |
| US4280198A (en) | Method and circuit arrangement for controlling an integrated semiconductor memory | |
| US4508980A (en) | Sense and refresh amplifier circuit | |
| US4464735A (en) | Semiconductor memory | |
| JPS5851354B2 (ja) | 半導体記憶装置 | |
| JPS6052518B2 (ja) | 半導体記憶装置 | |
| EP0069227B1 (en) | Integrated semiconductor memory and method for accessing and reading | |
| US4807193A (en) | Semiconductor memory device with a detection circuit to detect word line potential | |
| JPH0156472B2 (ja) | ||
| JPS5856283A (ja) | 半導体記憶装置のワ−ド線放電回路 | |
| US4891793A (en) | Discharge circuit for a semiconductor memory including address transition detectors | |
| US6181610B1 (en) | Semiconductor device having current auxiliary circuit for output circuit | |
| US5023842A (en) | Semiconductor memory having improved sense amplifiers | |
| US4555776A (en) | Voltage balancing circuit for memory systems | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| JPH056686A (ja) | 読み出し専用記憶装置 |