JPH0323995B2 - - Google Patents

Description

【発明の詳細な説明】

(1) 発明の技術分野 本発明はメモリ装置に係り、特に２段構成のデ
コーダによつて消費電力の軽減を行つたデコーダ
回路に関する。 (2) 技術の背景 従来からメモリの容量を拡張する手段として例
えば16Kビツトのメモリを２つ接続して32Kビツ
トのメモリとして利用できるような手法が知られ
ている。 このようなメモリ拡張においてはメモリ容量を
増加させることも出来るが、これらメモリ並びに
周辺のデコーダ回路等で消費される電力も増大す
る。 そこで、これら消費電力の増大を防止する対策
がとられている。 (3) 従来技術と問題点 第１図は従来のICメモリを２ケ並列に接続し
てメモリ容量を増加させた場合に消費電力の低下
すなわちパワーダウンさせるための回路を示すも
のであり、第２図は第１図に示すICメモリのデ
コーダ部分に相当する回路を示すものである。第
１図において、１ａ及び１ｂで示すICメモリは
各々例えば32Kのメモリで上記２つのICメモリを
接続することで64KのICメモリとして利用する場
合であり、第１のICメモリ１ａの入力端子にに
アドレス信号２（A₀〜A_o）が与えられ、第１、
第２のICメモリ１ａ，１ｂの出力端子に出力３，
３′を取り出す。このようなICメモリの消費電力
の増加を減少させるために第１及び第２のICメ
モリ１ａ，１ｂに外付けでパワースイツチ部５
ａ，５ｂを付加して該ICメモリを制御する。 ６ａはパワースイツチ部５ａ，５ｂのアドレス
入力信号でアドレスインバータ７ａ，７ｂに与え
られ、バイアス抵抗器R₂，R₂′を通してパワース
イツチ８ａ，８ｂすなわちトランジスタのベース
をコントロールする。 該パワートランジスタ８ａ，８ｂのエミツタは
電源ラインVccに接続され、コレクタはICメモリ
１ａ，１ｂに接続されている。 尚、R₁，R₁′，R₂，R₂′はバイアス用抵抗器で
ある。 第２図に示す回路は第１図のICメモリ部のデ
コーダ回路であり、主要部は論理ゲートすなわち
ナンドゲート回路で構成している。 １a₁〜１a_o並びに１b₁〜１b_oはICメモリ１ａ，
１ｂ内のデコーダ回路のナンドゲート回路であ
る。 デコーダ回路１a₁〜１a_o，１b₁〜１b_oの出力は
図示しないがICメモリ１ａ，１ｂ内のメモリセ
ルに接続されている。 上述のように従来の２段構成デコーダにおいて
は例えば、第１のICメモリまたは第１乃至第ｎ
のデコーダ１a₁〜１a_oが動作状態になつていると
きはパワースイツチ８ａは“オン”状態となさ
れ、第２のパワースイツチ８ｂは“オフ”状態と
なるようにアドレスインバータ７ａ，７ｂの入力
が選択される。 そのために、第１のICメモリ１ａまたは第１
乃至第ｎのデコーダ回路１a₁〜１a_oの動作時には
第２のICメモリ１ｂまたは第１乃至第ｎのデコ
ーダ回路１b₁〜１b_oは不動作状態であるため、メ
モリで消費されるパワーは1/2となり、次に第１
のICメモリ１ａまたはデコーダ回路１a₁〜１a_oを
“オフ”状態にしたとき第２のICメモリ１ｂまた
はデコーダ回路１b₁〜１b_oは“オン”状態となさ
れる。 上記の構成によれば、ICメモリを２段構成と
した場合にはパワーを半分にすることが可能であ
るが、第１または第２のICメモリを単独で使用
する場合にはパワーを節約することが出来ない。 近年64Kまたは128K等のメモリが１チツプ化
されてきている。これらメモリ容量の大きいIC
ではそのデコーダ回路内で消費されるパワーも大
きくなり、上記第１及び第２図に示したようなパ
ワーダウンを計る必要性は極めて大きい。 (4) 発明の目的 本発明は上記従来の欠点と要望に鑑み、１つの
ICメモリチツプ内でもパワーダウンの計れるデ
コーダ回路を提供するを第１の目的とするもので
ある。 本発明の第２の目的はデコーダ回路内のインバ
ータの“オフ”特性が遅延する問題を解決したデ
コーダ回路を提共するにある。 (5) 発明の構成 そしてこの目的は本発明によれば１チツプ化し
た集積回路メモリ内に第１段目デコーダ及び第２
段目デコーダを具備し、上記第１段目デコーダ内
のスイツチ手段を介して上記第２段目デコーダに
電力を選択するように供給し、該第２段目デコー
ダを選択してなるように構成してなることを特徴
とするデコーダ回路によつて達成される。 (6) 発明の実施例 以下、本発明の一実施例を図面を用いて詳細に
説明する。 第３図は本発明の原理的構成を示す１チツプ内
の２段デコーダ回路を示すものである。 第３図において９ａは第１図及び第２図に示し
たパワースイツチ部５ａ，５ｂのデコーダに相当
する部分であり、９ｂは例えば第１のICメモリ
１ａ，１ｂ内のデコーダ部に相当する部分で９ａ
を第１段目デコーダ、９ｂを第２段目デコーダと
すると、本発明においては第２段目デコーダ９ｂ
にはデコーダの全アドレスを接続し、第１段目デ
コーダ９ａにはそれらのアドレスより最適な数を
選択し接続する。すなわち第１段目デコーダのア
ドレスは第２段目デコーダのそれと重複するよう
にする。第１段目デコーダの最適アドレス数はデ
コーダの消費される最低のパワー点１０が第４図
に示すようにあり、この点を接続する方程式から
求めることが出来る。。 このような構成にするとパワーダウンの効果は
非常に大きく、例えば１チツプ64Kのプログラマ
ブル・リードオンリーメモリ（PROM）の場合、
第１段目デコーダ入力数が３本で第２段目デコー
ダ入力数が８本の場合に従来68ｍＡの電源電流を
15ｍＡに減少させることが可能となる。 第５図は第３図で示した第１段目デコーダ９ａ
と第２段目デコーダ９ｂの１つのデコーダ内のト
ランジスタ、トランジスタロジツク（TTL）回
路構成を示すデコーダ回路の一例であり、第１段
目デコーダ９ａは第１図で示すパワースイツチ部
５ａと同様であるので同一部分には同一符号を付
して重複説明を省略する。アドレス信号を複数に
してダイオード７a₁，７a₂を用いてデコードを行
う。第２段目デコーダ９ｂは例えばデコーダ部分
とインバータ部よりなり、前記デコーダ部分はナ
ンドゲート回路１a₁であり、該ナンドゲート回路
１a₁はダイオード１１ａ，１１ｂ，１１ｃで構成
されTTL回路の（選択“Ｌ”非選択“Ｈ”）デコ
ーダの場合ダイオード部そのものは非選択でパワ
ーを消費しないのでパワースイツチ部、すなわち
第１段目デコーダのパワースイツチ出力へ抵抗器
RBを介してデコーダ回路１１ａ，１１ｂ，１１
ｃに接続される。 インバータ回路９b₂は第１乃至第３のトランジ
スタ１２，１３，１４とダイオード１５を含み第
１のトランジスタ１２のベースには抵抗器RBと
ダイオード１１ａ，１１ｂ，１１ｃを介して信号
が与えられ、コレクタは抵抗器R₃を介してVcc電
源に、エミツタは抵抗器R₄を介して接地され、
第１のトランジスタ１２のコレクタ出力は第２の
トランジスタ１３のベースに、第１のトランジス
タのエミツタ出力は第３のトランジスタ１４のベ
ースにそれぞれ接続されている。 第２及び第３のトランジスタ１３，１４はダイ
オード１５と抵抗器R₅を介して直列接続されて
いる。すなわち、抵抗器R₅の一端はVcc電源に他
端は第２のトランジスタ１３のコレクタに接続さ
れ、エミツタはダイオード１５のアノードに接続
され、該ダイオード１５のカソードは出力端子１
６と第３のトランジスタ１４のコレクタに接続さ
れ、第３のトランジスタ１４のエミツタは直接接
地されている。 上記、構成における動作を説明するに第１段目
デコーダ９ａのダイオード７a₁，７a₂に加えられ
るアドレス信号６ａによつてすなわちアドレス信
号６ａが全てハイレベル（以下“Ｈ”と呼ぶ）の
時パワースイツチ用トランジスタ８a′が“オン”
され、デコーダ回路１a₁のダイオード１１ｃ，１
１ｂ，１１ｃに加えられるアドレス信号がすべて
“Ｈ”であればインバータ回路９b₂内の第１のト
ランジスタ１２及び第３のトランジスタ１４が
“オン”されて出力端子１６にはローレベル（以
下“Ｌ”と呼ぶ）信号が出力されて選択がなされ
る。 次にパワートランジスタ８a′が“オン”状態で
デコーダ回路１a₁中のダイオード１１ａ，１１
ｂ，１１ｃに加えられるアドレス信号中に１つで
も“Ｌ”があればパワートランジスタ８a′のアド
レスよりの電流IRBは大部分ダイオード１１ａ側
に流れ（ダイオード１１ａに加えられるアドレス
が“Ｌ”とする）インバータ回路９b²の第１のト
ランジスタ１２のベースに多少のバイアス電圧が
加えられ第１のトランジスタ１２は“オン”する
も微小電流は抵抗器R₄を介して接地され、第３
のトランジスタ１４は“オフ”状態で出力端子１
６には“Ｈ”が出力されて非選択状態となる。 更にパワースイツチ用トランジスタ８a′が“オ
フ”状態であればインバータ回路９b₂の第１及び
第３のトランジスタ１２，１４は“オフ”状態で
ある。 すなわち、１つのICデコーダ内でパワー供給
の選択、非選択を行うことが出来るのでメモリ内
の消費電力の大部分をしめるデコーダ回路内のパ
ワーダウンを行い得る。 しかしながら、第５図の構成によると第１段目
デコーダ９ａのアドレス信号６ａと第２段目デコ
ーダ９ｂのデコーダ回路１a₁のアドレス信号２と
が異なる構成のためデコーダ回路のダイオード１
１ａ，１１ｂ，１１ｃ等の陽極と接地間に生ずる
容量Csの影響によつてパワースイツチ用トラン
ジスタ８a′が“オフ”状態になつてからインバー
タ回路９b₂の第１のトランジスタ１２が“オフ”
する迄に遅れを生ずる問題がある。すなわち抵抗
器RBの値が大きくなればパワースイツチ用トラ
ンジスタ８a′が“オン”の期間に容量Csにチヤー
ジされていた電荷を放電する時間が長くなる問題
が生ずる。このような問題を解決するためのデコ
ーダ回路につき以下説明する。 第６図は本発明のメモリ装置に適用したデコー
ダ回路の構成を示す回路図である。第６図におい
て第５図と同一部分には同一符号を付して重複説
明を省略する。第２図におけるパワースイツチ８
ａはNPN型トランジスタからNPN型トランジス
タ８a′としている。その理由はＰ型基板にＮ型エ
ピタキシヤル層を成長させて作製する半導体集積
回路においては、NPN型トランジスタ縦型を用
いることができる。そして、PNP型トランジス
タはコレクタ接地の場合以外は縦型を作ると製造
工程が複雑になるため一般には横型が多く用いら
れ、縦型トランジスタは横型トランジスタに比べ
優れた周波数特性及び電流増幅率を持つため、高
速動作及び優れたパワースイツチングが可能とな
るからである。また後述するインバータ回路９ｂ
の第１乃至第３のトランジスタ１２，１３，１４
にもNPN型トランジスタが用いられるのは同様
の理由によるものである。第１段目デコーダであ
るダイオード７a₁，７a₂に与えられるアドレス信
号と同一のアドレス信号を第２段目デコーダ９ｂ
のデコーダ回路１a₁の出力側にインバータ回路９
b₂の第１のトランジスタ１２のベースにダイオー
ド１７ａ，１７ｂを介して接続するようにする。
その結果、第１段目デコーダ９ａのアドレスと第
２段目デコーダ９ｂのアドレス信号の供給が重複
することになる。 このように構成するとインバータ回路の第１の
トランジスタ１２のベースと接地間の漂遊容量
Csに充電された電荷は上記ダイオード１７ａ，
１７ｂを経て前記アドレス信号６ａが“Ｌ”とな
つたときにデイスチヤージされる。すなわち第１
段目デコーダ９ａ（アンド回路）と同様のアンド
回路１８がインバータ回路９b₂の入力に挿入され
ることになる。なお、ダイオード７a₁，７a₂，１
１ａ，１１ｂ，１１ｃ，１７ａ，１７ｂをシヨツ
トバリアダイオードとすると、シヨツトバリアダ
イオードはPN接合型ダイオードに比べて容量が
少ないため、アドレス信号に対する応答が鋭くな
る。 第７図は本発明のメモリ装置に適用したデコー
ダ回路の他の構成を示し、第５図及び第６図は
TTL構成で２段目デコーダを構成してあるが、
第７図ではECL（Emitter coupled logic）を適用
した場合である。この構成では第１段目デコーダ
９ａはパワースイツチ部を形勢し、第２段目デコ
ーダ９ｂのデコーダ回路はマルチエミツタ用トラ
ンジスタＴ２とトランジスタＴ３よりなり、パワ
ースイツチ用トランジスタ８a′の出力は抵抗器R_B
を通してマルチエミツタ用トランジスタのコレク
タに与えられる。トランジスタＴ４のベースには
基準電圧VRefが与えられる。 マルチエミツタトランジスタＴ１とＴ２のエミ
ツタにはアドレス信号６a₂が与えられる。 この場合も抵抗器RBの値が大きくなると容量
Csの影響が出て来て第５図に示すと同様の弊害
が生ずる。 そこで第２段目デコーダのマルチエミツタトラ
ンジスタのエミツタに第１段目デコーダのアドレ
スをライン１９ａ，１９ｂを介して加えて選択ま
たは非選択の出力を出力端子１６に得ている。 なお、第５図に示した例のように第１段目デコ
ーダのアドレス信号を第２段目デコーダにも入力
していない場合には、第１段目デコーダにおける
デコード動作完了後でない限り第２段目デコーダ
はその動作を行い得ない。例えば、漂遊容量Cs
の放電は第１段目デコーダのトランジスタ８a′が
オフしてからでないと進行しない。これに対し、
第６図及び第７図に示すものでは前記第１段目デ
コーダのアドレス信号が前記第２段目デコーダに
も入力されているため前記第１段目デコーダのア
ドレス信号のうちのいずれかが“Ｌ”になつた時
点でトランジスタ８a′のオンからオフへの変化を
待たずに前記漂遊容量Csの放電を開始すること
ができる。そのため、デコーダ回路のスイツチン
グ動作をより高速に行うことができる。 上記した第１段目デコーダのアドレスより最適
な数を選択して第２段目デコーダのアドレスに接
続するため最適数を第３図を参照して説明する。 今、第２段目デコーダ９ｂの電流を最小にする
第１段目デコーダのアドレス数ｍを求める。今、 第１段目デコーダのアドレスの本数…ｍ本 第２段目デコーダのアドレスの本数…ｎ本 選択された第１段目デコーダ…D₁ 非選択の第１段目デコーダ…D₂ 選択された第２段目デコーダ…D₃ D₁に接続された非選択の第２段目デコーダ…
D₄ D₂に接続された非選択の第２段目デコーダ…
D₅ D₁を流れる電流で第２段目デコーダに供給さ
れない電流（第１段目デコーダから第２段目デコ
ーダに供給される電流とは別に第１段目デコーダ
のみで消費される電流）…I₁ D₂を流れる電流…I₂ D₃を流れる電流…I₃ D₄を流れる電流…I₄ D₅を流れる微小電流I₅ （上記I₁乃至I₅は回路の抵抗値により決定さ
れ、アドレスの本数ｍ、ｎには依存しない。）と
するとデコーダドライバーの全電流IDDは IDD＝I₁＋I₃＋（2^n-m−１）I₄ ＋（2^m−１）I₂＋（2ⁿ−2^n-m）I₅ ……(1) となる。ここで、2ⁿ＝Ｎ、2^m＝Ｍとおくと IDD＝I₁＋I₃＋（Ｎ／Ｍ−１）I₄ ＋（Ｍ−１）I₂＋（Ｎ−Ｎ／Ｍ）I₅ IDD＝（I₄−I₅）Ｎ／Ｍ＋I₂M ＋I₅N＋I₁＋I₃−I₂−I₄ ……(2) I₁〜I₅Nは定数であるから(2)式をＭについて微
分すると dIDD／dM＝（I₄−I₅）Ｎ／M²＋I₂ ……(3) (3)式を更にＭで微分すると d₂IDD／dM²＝２（I₄−I₅）Ｎ／M² ……(4) I₄≫I₅であるから(1)式のIDDとＭとの関係の曲
線は下に凸である。 よつて、IDDの最小値は dIDD／dM＝０ ……(5) より求められる。 (3)式と(5)式より M²＝（I₄−I₅）Ｎ／I₂ Ｍ＝2^m、Ｎ＝2ⁿであるから 2^2m＝（I₄−I₅）２／I₂ ∴ｍ＝１／２（ｎ＋log₂・I₄−I₅／I₂） ……(6) (6)式より求めたｍに最も近い正の整数が求める
第２段目デコーダのアドレス数である。 また(1)式よりその時のデコーダの消費電流IDD
を求めることが出来る。 今、第８図に示すような２段構成の本発明のメ
モリ装置に適用するデコーダ回路に関して上記I₁
〜I₅の電流を求め、且つ(1)式及び(6)式より最小の
デコーダ消費電流を求めてみよう。 第８図で第６図と同一部分は同一符号を付して
あるがトランジスタ２０，２１は第１及び第２段
目デコーダのアドレスを接地へ引き込むためのア
ドレスインバータ用トランジスタであり、ダイオ
ード２２，２３は抵抗器R₃，R₅とVcc電源間に
接続したダイオードである。 また抵抗器R₁＝R₃＝R₄＝R₅＝5KΩに抵抗器
R₈＝15KΩとしてこれら抵抗器部分を流れる電流
IR₁，IR₈，IR₃，IR₄，IR₅の値を求める。 先づ第１段目デコーダ９ａと第２段目デコーダ
９ｂの選択の組み合わせは

【表】 上表１に示すように３通りあるのでこれらの電
流を計算する。 先づ第１及び第２段目デコーダが共に選択され
たときはパワースイツチ用トランジスタ８a′は
“オン”で抵抗器R_Bに電流IR_Bが流れる。この時
アドレスインバータトランジスタ２０，２１は
“オフ”でインバータ回路のトランジスタ１２は
“オン”され抵抗器R₃には電流IR₃が流れ、トラ
ンジスタ１２のエミツタ電流によつてトランジス
タ１４はバイアスされて“オン）状態となり、抵
抗器R₅には電流IR₅が流れる。これらの電流Vcc
電源を種々に変化させた場合の値を表２に示す。

【表】 次に第１段目デコーダ９ａが選択され第２段目
デコーダ９ｂが非選択の場合はパワースイツチ用
トランジスタ８a′は“オン”して抵抗器R₈に電流
IR₈が流れ、該電流はアドレスインバータ用トラ
ンジスタ２１が“オフ”２０が“オン”でダイオ
ード１１ｎ→トランジスタ２０のコレクタ→エミ
ツタの経路で電流IR₈の大部分が接地されるがイ
ンバータ回路のトランジスタ１２は“オン”状態
でエミツタ電流が流れ、抵抗器R₅を介してIR₄の
電流は接地される。これら電流とVcc電源を種々
に変化させた場合の値を表３に示す。

【表】 I₁＝Ｏ（ｍＡ） 更に第１及び第２段目デコーダ９ａ，９ｂが共
に非選択の場合にはパワースイツチ用トランジス
タ８a′は“オフ”でありインバータ回路のトラン
ジスタ１２，１４も“オフ”であるがアドレスイ
ンバータ用トランジスタ２０，２１が“オン”状
態であるため、抵抗器R₁を流れる電流IR₁はダイ
オード７a_o→アドレスインバータ用トランジスタ
２１のコレクタ→エミツタの経路をへて接地され
る。この時の電流IR₁についてVcc電源を変えた
時の値を表４に示す。

【表】 上表の１〜５で求めたI₁乃至I₅の値を(5)式に代
入すると第１段目デコーダアドレス本数ｎに対す
る最適な第２段目デコーダアドレスの最適本数ｍ
が求まり、このｍを(1)式に代入しデコーダの最小
電流IDDを求める。この求めた値と従来の１段の
デコーダの消費電流とを比較し、それを表５にま
とめて示す。 尚、比較用の従来構成は第８図の構成において
第１段目デコーダの電圧ダウン分を点線で示すダ
イオード２４に置き代えてアドレスインバータ２
０を含む１チツプ回路で構成した。

【表】

【表】 表５より明らかなように従来の１段デコーダ回
路と比べて本発明のメモリ装置に適用する２段デ
コーダ回路は電流を大巾に減少し得る。 更に第１及び第２段目デコーダのアドレスの本
数と消費電流の関係を第９図のグラフに示す。こ
のグラフから本発明のメモリ装置に適用するデコ
ーダ回路が電流を減ずる効果はよく解り、第４図
で示したように最適本数があることが解る。 (7) 発明の効果 以上、詳細に説明したように本発明のデコーダ
回路によれば１つのICメモリチツプ内でもパワ
ーダウンを計ることが出来ると共にデコーダ回路
内のインバータ回路のオフ特性が遅延する問題等
も第１段目デコーダから第２段目デコーダに最適
数のアドレス数を選択接続することで解決出来
る。

【図面の簡単な説明】

第１図は従来のICメモリを２段に接続してパ
ワーダウンを計るための回路図、第２図は第１図
に示すICメモリのデコーダ部分を示す回路図、
第３図は本発明の原理的構成を示す論理ゲート回
路図、第４図は第１段目デコーダのアドレス数と
デコーダのパワーの関係を示すグラフ、第５図は
２段構成でパワーダウンを計るためのデコーダ回
路の構成例を示す回路図、第６図は本発明の実施
例を示す２段構成のデコーダ回路の回路図、第７
図は本発明の他の実施例を示す２段構成デコーダ
回路図、第８図は本発明のデコーダと従来のデコ
ーダの最小消費電流を求めるための比較用実験回
路図、第９図は第１段目デコーダのアドレス数と
デコーダの消費電流の関係を示すグラフである。 １ａ，１ｂ……ICメモリ、２……アドレス入
力、３……出力、５ａ，５ｂ……パワースイツチ
部、６ａ，６ｂ……アドレス入力信号、８ａ，８
a′，８ｂ……パワースイツチ、７a₁，７a₂，７
b₁，７b₂，１１ａ〜１１ｎ，１５，１７ａ，１７
ｂ……ダイオード、１a₁〜１a_o，１b₁〜１b_o……
デコーダ回路、９ａ……第１段目デコーダ、９ｂ
……第２段目デコーダ、１８……アンド回路。

Claims (1)

1. 【特許請求の範囲】 １ １チツプ化した集積回路メモリ内に複数のメ
   モリセルと、該複数のメモリセルのうち一つを複
   数ビツトのアドレス信号に基づいて選択するため
   のデコーダ回路を有し、該デコーダ回路は複数の
   デコード回路を備えた第１段目デコーダ部と、複
   数のデコード回路群を備えた第２段目デコーダ部
   とを具備し、該第２段目デコーダ部には前記複数
   ビツトのアドレス信号を入力し、前記第１段目デ
   コーダ部には前記複数ビツトのアドレス信号のう
   ち、前記デコーダ回路における消費電力が最少と
   なるのに適するビツト数のアドレス信号を入力
   し、以て前記第２段目デコーダ部に入力されるア
   ドレス信号の一部は前記第１段目デコーダ部にも
   入力され、前記第２段目デコーダ部における前記
   複数のデコード回路群のうち前記第１段目デコー
   ダ部により選択されたデコード回路群のみを活性
   化するようにしたことを特徴とするメモリ装置。 ２ 前記第１段目デコーダ部はNPN型パワース
   イツチングトランジスタを有し、前記最適数のア
   ドレス信号を入力するデコード回路を介して前記
   NPN型パワースイツチングトランジスタのベー
   スに入力してANDゲートに構成してあることを
   特徴とする特許請求の範囲第１項記載のメモリ装
   置。 ３ 前記第２段目デコーダ部はNPN型トランジ
   スタを有し、該NPN型トランジスタのベースは
   抵抗を介して前記第１段目デコーダ部の前記
   NPN型パワースイツチングトランジスタのエミ
   ツタに接続し、且つ、前記複数ビツトのアドレス
   信号の総てを入力するデコード回路を介して前記
   NPN型トランジスタのベースに入力してあるこ
   とを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。 ４ 前記第１段目デコーダ部及び前記第２段目デ
   コーダ部における前記アドレス信号を入力するデ
   コード回路の素子としてダイオードを用いたこと
   を特徴とする特許請求の範囲第２項又は第３項記
   載のメモリ装置。 ５ 前記第１段目デコーダ部及び前記第２段目デ
   コーダ部における前記アドレス信号を入力するデ
   コード回路の素子としてマルチエミツタトランジ
   スタを用いたことを特徴とする特許請求の範囲第
   ２項又は第３項に記載のメモリ装置。