JPS6020637A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路技術に関するもので、例え
ば、マスタースライス方式により形成され、ワイヤード
論理ゲートを含むＥＣＬ　（エミッタ・カップルド・ロ
ジック）ゲートアレイに有効な技術に関するものである
。

〔背景技術〕

例えば、ＥＣＬゲート回路におけるエミッタフォロワ出
力トランジスタのエミッタを共通化してワイヤード論理
ゲートを構成する場合、１端子に負荷抵抗を接続するか
、又は全出力トランジスタのエミッタにそれぞれ負荷抵
抗を接続することが考えられている。この場合、次のよ
うな問題の生じることが本願売切者の研究によって明ら
かにされた。

（１）複数の出力トランジスタの端子に対してその中の
１端子にのみ１個負荷抵抗を接続した場合には、ワイヤ
ード論理に入力される論理信号のハイレベルとロウレベ
ルに応じて、負荷抵抗と接続を行う配線に全電流が集中
することが起こり、エレクトロンマイグレーション（断
線）の生じる虞れが大きい。また、上記配線は、配線抵
抗を有するため、そこに流れる電流によって生じる電圧
降下によって信号レベルマージンを悪化させる。特に、
マスタースライス方式により形成される配線は、その配
線幅が狡く形成されることより、比較的大きな分布抵抗
値を持つものとなるので、そこに流れる電流によって上
記マイグレーション及び電圧降下も比較的大きくなるも
のである。

（２）各出力トランジスタのエミッタ端子にそれぞれ負
荷抵抗を接続した場合には、第１に、接続される出力ト
ランジスタの数Ｎに従って、負荷抵抗値をそれぞれＮ倍
（合成負荷抵抗値は１／Ｎになる）に設定しなければな
らないので、用意する抵抗の種類とそれを形成するレイ
アウト面積が増加するとともに、その接続が複雑になる
という欠点がある。

第２に、上記８個の出力トランジスタの動作状態の組み
合わせにより、例えば、１個のトランジスタのみがオン
状態の時には、その出力トランジスタに設けられた抵抗
には、１／Ｎの電流が流れ、残り全部（Ｎ−１）／Ｎが
他の負荷抵抗との接続を行う配線に集中して流れるため
、上記同様にマイグレーション及びその電圧降下によっ
て信号レベルマージンを悪化させるという欠点が生じる
。

〔発明の目的〕

この発明の目的は、ワイヤード論理を構成する配線にお
けるマイグレーション防止と信号レベルマージンの拡大
を図った半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ワイヤード論理を構成する配線の任意の出力
端子の配線抵抗が最大となる両端子に、一対の負荷抵抗
を接続して配線に流れる電流の集中を分散することによ
って、上記マイグレーション防止と信号レベルマージン
の拡大を達成するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図の半導体集積回路装置は、特に制限されないが
、ＥＣＬ回路を構成する回路素子が用意され、配線マス
クを変更することにより所望の回路機能を実現するマス
タースライス方式により形成される。同図には、その１
つのゲート回路の興体的回路が代表として例示的に示さ
れている。

論理ブロックは、そのベースにそれぞれ入力信号が印加
され、コレクタ、エミッタがそれぞれ共通化された入力
トランジスタＱｌ、Ｑ２と、ロジックスレッショルド電
圧ｖｂｂを受け、これらの入力トランジスタＱｌ、Ｑ２
に対して差動形態とされたトランジスタＱ３と、そのコ
レクタにそれぞれ設けられた負荷抵抗Ｒ１，Ｒ２とによ
り構成される。そして、上記差動形態のトランジスタＱ
１〜Ｑ３の共通エミッタには、定電圧Ｖｃｓを受けるト
ランジスタＱ４と、そのエミッタ抵抗Ｒ３とで構成され
た定電流源が設けらる。したがワて、論理ブロックは、
上記定電流源の電流を上記入カド　。

ランジスタＱｌ、Ｑ２の信号レベルに従ワて電流切り換
えを行うことによって、所望の論理動作を行うものであ
る。

上記論理ブロックの出力信号は、エミッタフォロワ出力
トランジスタＱ５．Ｑ６を通して次段の回路に送出され
る。特に制ｉされないが、この実施例では、２個の負荷
抵抗ＲＬが上記出力トランジスタＱ５．Ｑ６に対してそ
れぞれ用意されている。おな、この２個の負荷抵抗の抵
抗値は必ずしも同一である必要はない。

９１Ｓ２図には、上記ＥＣＬゲート回路により、複数の
論理回路の出力をワイヤード論理により接続した場合の
一実施例の回路図が示されている。

複数のゲート回路０ｌ−Ｏｎの反転側出力トランジスタ
Ｑ６又は非反転側出力トランジスタＱ５のエミッタを配
線しにより選択的に接続することによってワイヤード論
理が構成される。なお、同図では、各ゲート回路０１〜
Ｏｎの配置は、実際のレイアウト構成と対応して描かれ
ているものとする。

この実施例では、上記のような配線りによってワイヤー
ド論理ゲー）Ｇｗを形成する時、上記配線の最長両端で
あるゲート回路Ｇ１とゲート回路Ｇｎの反転出力トラン
ジスタのエミッタにそれぞれ用意された２個の負荷抵抗
ＲＬを直列形成としてそれぞれ接続するものである。し
たがって、ゲート回路Ｇ２のように配線りの中間点にそ
の出力トランジスタのエミッタが接続されるゲート回路
に用意された負荷抵抗ＲＬは、使用されないものとなる
。すなわち、配線しにおいて、その２点間の配線抵抗が
最大となる２点にそれぞれ負荷抵抗が接続される。また
、ゲート回路Ｇ１の非反転出力のように、ワイヤード論
理を採ることなく、次段のゲート回路Ｇｍの入力と接続
される場合には、上記一方の負荷抵抗ＲＬのみが接続さ
れるものである。あるいは、この２個の抵抗を直列接続
したり並列接続することでエミックフォロヮ電流を変化
させて使用することも可能である。このような、配線は
上記マスタースライス方式により、それぞれ回路機能に
応じて形成されるものである。なお、特に制限されない
が、この実施例では、その低消費電力化のために、負荷
抵抗ＲＬは、電源電圧−Ｖｅｅより絶対値的に小さな電
圧−Ｖｔｔに接続されている。

上記ワイヤード論理ゲートＧｗは、上記ゲート回ＦＩＦ
ｒ　Ｇ　ｌ　−Ｇ　ｎの全出カド与ンジスタのうち、１
つでもハイレベルを出力するとその電流が負荷抵抗に流
れることによって、ハイレベル信号を形成し他の出力ト
ランジスタをオフ状態とする。−万全出力トランジスタ
がロウレベルを出力するときはそのレベルを形成するこ
ととなる。したがって、このワイヤード論理は、ハイレ
ベルを論理“１”とする正論理を採る場合、オア（ＯＲ
）ゲート回路として動作する。

上記配線しに、途中から他のゲート回路の出力端子と接
続する分岐配線を設けた場合には、信号レベルマージン
の拡大のために分岐配線長を含めて、任意の２出力端子
間配線抵抗が最大となる点に、上記のような負荷抵抗を
設けるものである。

また、上記配線のマイグレーションによる断線に対する
耐性を向上するためには、上記配線しには分岐が生じな
いように、言い換えれば所謂−筆書きのようなパターン
とするものである。

〔効　果〕

（１）ワイヤード論理を構成するために、複数のゲート
回路１理回路）の出力端子が結合された配線において、
その端子間の配線抵抗が最大となるような一対の端子に
それぞれ負荷素子を結合させるようにしたことにより、
上記一対の端子のうちの一方の端子にその出力端子が結
合されたゲート回路のみがハイレベルの出力を形成し、
他のゲート回路内の出力トランジスタがオフ状態にされ
ている最悪条件のもとでも、上記一方の端子に結合され
た負荷素子にその端子に接合されたゲート回路からの電
流の約１７２の電流が流れ、残りの電流が上記他方の端
子に結合された負荷素子へ向かって流れる。したがって
、複数のゲート回路の出力端子が結合された配線に流れ
る電流が半減され、これに応じて、その分布抵抗による
電圧降下も半減されるから信号レベルマージンを拡大す
ることができるという効果が得られる。

（２）ワイヤード論理を構成するために、複数のゲート
回路（論理回路）の出力端子が結合された配線において
、その端子間の配線抵抗が最大となるような一対の端子
にそれぞれ負荷素子を結合させるようにするとともに、
上記配線の途中に分岐を設けないようにすることにより
、配線に流れる電流を配線のあらゆる部分でゲート回路
から供給される電流の約半分にできるからマイグレーシ
ョンの発生を防止することができるという効果が得られ
る。すなわち、上記配線の両端にそれぞれ設けられたゲ
ート回路の他、その間に設けられたゲート回路の出力の
みがハイレベルと太る時でも、上記配線との接続点から
両端の負荷素子にそれぞれ約半分づつ電流を流すように
することができるものである。

なお、複数のゲート回路の出力がハイレベルのとき、例
えば、配線の両端にそれぞれ設けられたゲート回路の出
力がハイレベルならそれぞれのゲート回路から分担され
た電流が対応する負荷素子に流れるので、配線には殆ど
電流が流れなくなるものである。

（３）ワイヤード論理を構成するための配線において、
その端子間の配線抵抗が最大となる一対の端子にそれぞ
れ負荷素子を結合させることにより、配線に流れる電流
を小さくすることができるため、配線幅をより細くでき
る。この結果、配線密度を高くすることができるという
効果が得られる。

（４）各ゲート回路に用意される負荷抵抗は、２個の負
荷抵抗ＲＬのみで、しかも、ワイヤード論理とそうでな
い場合との接続方法の切り換えが簡単に行えるという効
果が得られる。

（５）ワイヤード論理を構成するために、複数のゲート
回路（ｉｆ！理回路）の出力端子が結合された配線にお
いて、その端子間の配線抵抗が最大となるような一対の
端子にそれぞれ負荷素子を結合させるようにするととも
に、上記配線の途中に分岐を設けないようにすることに
より、配線に流れる電流を小さくすることができるため
、その分布抵抗による電圧降下を小さくでき、信号レベ
ルのマージン拡大を図ることができるとともに、配線の
マイグレーションによる不良発生を減らすことができる
。これにより、極めて信軸性の高い半導体集積回路装置
が得られるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、負荷抵抗ＲＬ
、２ＲＬは、電源電圧−Ｖｅｅに接続するものであって
もよい。また、負荷抵抗は、ＲＬと２ＲＬの２つの抵抗
を形成しておいて、選択的に接続するようにするもので
あってもよい。

また、計算機を利用した論理１ｌｌｆ＠ブロックの自動
配置、自動配線によるマスタースライス方式の設計では
、論理機能１１１７２間の距離が比較的大きくなり、ワ
・イヤード論理回路を形成するための配線が長くなる場
合がある。この場合、配線抵抗が大きくなり、信号レベ
ルのマージンが悪化する。

このような場合に、この発明を適用すると、信号レベル
のマージンを拡大することができる。このため、信頼度
を大きく低下させることなく、計算機による効率的な設
計を行うことが可能となり、設計期間の短縮、価格の低
減が図れる。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるマスタースライス
方式により形成されたＥＣＬゲートアレイに適用した場
合について説明したが、これに限定されるものでなく、
ゲート回路の信号端子を配線で接続することにより、ワ
イヤード論理ゲートを形成する回路を含む半導体集積回
路装置に広（利用できるものである。例えば、ＭＯＳＦ
ＥＴ（絶縁ゲート形電界効果トランジスタ）で構成され
たゲート回路の出力端子を配線で結合させることにより
、ワイヤード論理ゲートを形成するものにも適用できる
。

【図面の簡単な説明】

第１図は、ＥＣＬゲート回路の一実施例を示す回路図、 第２図は、上記ＥＣＬゲート回路を用いたワヤード論理
を説明するための一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、複数の論理信号を出力する論理回路の複数の端子が
   共通接続された配線と、上記配線に設けられ、その間の
   配線抵抗が最大となる一対の端子と、上記一対の端子に
   それぞれ設けられた負荷素子とによって構成されたワイ
   ヤード論理ゲート回路を含むことを特徴とする半導体集
   積回路装置。 ２、上記配線は、ワイヤード論理ゲート回路によって形
   成された論理信号を他の論理回路に供給するための分岐
   配線を持つように形成されるものであることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ２、上記配線は、複数の論理信号を出力する論理回路の
   複数の端子が共通接続された分岐配線を持たないように
   形成されるものであることを特徴とする特許請求の範囲
   第２項記載の半導体集積回路装置。 ４、上記負荷素子は、抵抗であることを特徴とする特許
   請求の範囲１、第２又は第３項記載の半導体集積回路装
   置。 ５、上記論理信号を形成する回路は、Ｆ、ＣＬゲート回
   路であることを特徴とする特許請求の範囲第４項記載の
   半導体集積回路装置。 ６、上記各回路を結線する配線は、マスタースライス方
   式により形成されるものであることを特徴とする特許請
   求の範囲第４又は第５項記載の半導体集積回路装置。