JPS5812420A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPS5812420A JPS5812420A JP56110534A JP11053481A JPS5812420A JP S5812420 A JPS5812420 A JP S5812420A JP 56110534 A JP56110534 A JP 56110534A JP 11053481 A JP11053481 A JP 11053481A JP S5812420 A JPS5812420 A JP S5812420A
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- JP
- Japan
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- transistor
- collector
- emitter
- input
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はセット又はリセット信号によって、論理状態を
任意に制御し得る所謂セット・リセットフリップフロッ
プに関する。
任意に制御し得る所謂セット・リセットフリップフロッ
プに関する。
セット・リセットフリップフロップ（以下Ｒ８Ｆと略記
）は、順序型論理回路の最も基本的な構成要素である丸
め従来よりいくつかの回路構成が提案されている。
）は、順序型論理回路の最も基本的な構成要素である丸
め従来よりいくつかの回路構成が提案されている。
第１図は、電流切換型論理回路による最も一般的な８８
Ｆを示す。同図の動作を簡単に説明すると、例えばセッ
ト人力Ｓと、リセット人力几が共に低レベルの時、即ち
、データ保持状態の時トランジスタＱｓがオン、トラン
ジスタＱｚがオフしているとする。
Ｆを示す。同図の動作を簡単に説明すると、例えばセッ
ト人力Ｓと、リセット人力几が共に低レベルの時、即ち
、データ保持状態の時トランジスタＱｓがオン、トラン
ジスタＱｚがオフしているとする。
従って、定電流源Ｃ８の電流の大部分け、トランジスタ
Ｑｓを流れ真値出力ＯＵＴが低レベル、相補出力ＯＵＴ
が高レベルになっている。
Ｑｓを流れ真値出力ＯＵＴが低レベル、相補出力ＯＵＴ
が高レベルになっている。
次に、セット人力８が高レベルに変化すると、定電流源
Ｃ８の電流の一部が、トランジスタＱ１にも分流する。
Ｃ８の電流の一部が、トランジスタＱ１にも分流する。
このため、相補出力ＯＵＴの電位が降下し、逆に真値出
力ＯＵＴの電位は、トランジスタＱ３の電流が減少した
事により、上昇する。
力ＯＵＴの電位は、トランジスタＱ３の電流が減少した
事により、上昇する。
一方、トランジスタＱ３のペースが相補出力ＯＵＴに接
続されている事から、相補出力ＯＵＴの電位低下に伴っ
て、トランジスタＱ３を流れる電流はいよいよ減少し、
遂には、トランジスタＱ１がオフし、一方トランジスタ
Ｑｌがオンの状態になる。
続されている事から、相補出力ＯＵＴの電位低下に伴っ
て、トランジスタＱ３を流れる電流はいよいよ減少し、
遂には、トランジスタＱ１がオフし、一方トランジスタ
Ｑｌがオンの状態になる。
従って、真値出力ＯＵＴは高レベル、相補出力ＯＵＴは
低レベルの状態に変化する。
低レベルの状態に変化する。
この状態から、セット入力Ｓのレベルが低レベルに戻っ
てモ、トランジスタＱ１の電流が、トランジスタＱ２に
切換わるだけで、各出力の状態は変化しない。
てモ、トランジスタＱ１の電流が、トランジスタＱ２に
切換わるだけで、各出力の状態は変化しない。
上記が、第１図のＲ８Ｆを「セット」する状況である。
一方、「リセット」する状況は、リセット人力Ｒを高レ
ベルに変化させると、上記と同様の変化で、トランジス
タＱｘがオフ、トランジスタＱ１がオンの状態になる。
ベルに変化させると、上記と同様の変化で、トランジス
タＱｘがオフ、トランジスタＱ１がオンの状態になる。
ここで、上記「セット」又け「リセットコする場合の、
セット人力８、リセット入力凡の閾値について考える。
セット人力８、リセット入力凡の閾値について考える。
上記例の初期状態、即ち、トランジスタＱ３がオン、ト
ランジスタＱｘがオフしていて、セット人力Ｓ、リセッ
゛ト入力Ｒが共に低レベルの状態から、「セット」する
場合を例として考える。この場合トランジスタＱ２と、
トランジスタＱ４は差し当たり動作と関係がないので無
視すると、第２図の等価回路が書ける。
ランジスタＱｘがオフしていて、セット人力Ｓ、リセッ
゛ト入力Ｒが共に低レベルの状態から、「セット」する
場合を例として考える。この場合トランジスタＱ２と、
トランジスタＱ４は差し当たり動作と関係がないので無
視すると、第２図の等価回路が書ける。
第２図で、トランジスタＱ１のペース電位は、トランジ
スタＱｌがオフして、負荷抵抗ＲＬＩの電圧降下が、＃
１１はφである事から、上側電源値とほぼ同一になって
いる。一方、トランジスタＱ１０ペースにセット人力Ｓ
を人力して、トランジスタＱｌをオンさせるには、通常
の電流切換型回路と同様に、対トランジスタのベース電
位を少なくと本同−レベルまで引き上げなければならな
い。
スタＱｌがオフして、負荷抵抗ＲＬＩの電圧降下が、＃
１１はφである事から、上側電源値とほぼ同一になって
いる。一方、トランジスタＱ１０ペースにセット人力Ｓ
を人力して、トランジスタＱｌをオンさせるには、通常
の電流切換型回路と同様に、対トランジスタのベース電
位を少なくと本同−レベルまで引き上げなければならな
い。
従りて、セット人力Ｓの高レベルは、上側電源値と同一
か、それ以上にしなければ、トランジスタＱ３に流れる
電流を、トランジスタＱ１に切換えられない。
か、それ以上にしなければ、トランジスタＱ３に流れる
電流を、トランジスタＱ１に切換えられない。
７’ｃりり、、トランジスタＱｓのベース電位が外部電
圧源で与えられる通常の電流切換型回路と異なす、トラ
ンジスタＱ＞ のコレクタからの帰還電圧として与えら
れているため、セット人力Ｓの閾値は、上側電源値より
若干低くはなる。
圧源で与えられる通常の電流切換型回路と異なす、トラ
ンジスタＱ＞ のコレクタからの帰還電圧として与えら
れているため、セット人力Ｓの閾値は、上側電源値より
若干低くはなる。
上記の様に、第１図に示され九Ｒ８Ｆでは、セット及び
リセット入力の閾値電位が、通常の電流切換型論理回路
よりかなシ高くなる。
リセット入力の閾値電位が、通常の電流切換型論理回路
よりかなシ高くなる。
このことは、セット及びリセットの感度が低い事であり
、好捷しくない。
、好捷しくない。
上記の欠点を補う丸め、第３図に示す様に、コレクタ負
荷抵抗ＲＬ ｓ 、 ＲＬ ４の共通接点と、上側電圧
源との間に、レベルシフト抵抗Ｒｃｃを挿入し、実効的
に上側電圧源の電圧値を下げた回路が案出されている。
荷抵抗ＲＬ ｓ 、 ＲＬ ４の共通接点と、上側電圧
源との間に、レベルシフト抵抗Ｒｃｃを挿入し、実効的
に上側電圧源の電圧値を下げた回路が案出されている。
第３図の回路では、レベルシフト抵抗ＲＣＣに常に定電
流源Ｃ８の電流が流れることによる電圧降下が生じてい
るため、トランジスタＱ５〜Ｑ８から見た、実効的な上
側電圧源電圧値が低下する。
流源Ｃ８の電流が流れることによる電圧降下が生じてい
るため、トランジスタＱ５〜Ｑ８から見た、実効的な上
側電圧源電圧値が低下する。
従って、セット及びリセット入力の閾値は、Ｒ８Ｆの外
から見た場合、レベルシフト抵抗Ｒｃｃの電圧降下分だ
け下がり、セット及びリセットの感度が向上する。
から見た場合、レベルシフト抵抗Ｒｃｃの電圧降下分だ
け下がり、セット及びリセットの感度が向上する。
しかし、第３図の回路では、真値出力ＯＵＴ。
相補出力ＯＵＴの高レベルが、レベルシフト抵抗Ｒｃｃ
の電圧降下分だけ必ず下がるため、Ｒ８Ｆの出力レベル
が、通常の電流切換型回路と異なってしまう不都合があ
る。
の電圧降下分だけ必ず下がるため、Ｒ８Ｆの出力レベル
が、通常の電流切換型回路と異なってしまう不都合があ
る。
特に論理振幅の小さい場合などは、Ｒ８Ｆの高レベル出
力と、次段の電流切換型回路の閾値とが近づき過ぎる事
による動作不全を生ずる可能性がある。
力と、次段の電流切換型回路の閾値とが近づき過ぎる事
による動作不全を生ずる可能性がある。
本発明の目的は、従来のＲ８Ｆの、上記欠点をなくし、
入力閾値電圧を下げて、セット及びリセット入力に対す
る感度を向上させると共に、出力レベルの特異性をなく
し入／出力条件を通常の電流切換え型論理回路と同等に
する事にある。
入力閾値電圧を下げて、セット及びリセット入力に対す
る感度を向上させると共に、出力レベルの特異性をなく
し入／出力条件を通常の電流切換え型論理回路と同等に
する事にある。
このため本発明は、エミッタを相互に接続した一対のト
ランジスタの内、第１のトランジスタのコレクタを、ｔ
ｉ３．ｌの抵抗を介して上側電源に、他の一方の、第２
のトランジスタのコレクタを、第２の抵抗を介して上側
電源に接続すると共に、該エミッタ相互接続点に定電流
源を接続した電流切換え型論理回路において、該第１の
トランジスタのコレクタに、ｉレクタを、該第２のトラ
ンジスタのコレクタにベースを、各々接続した第３のト
ランジスタと、該第１のトランジスタのコレクタにベー
スを、該第２のトランジスタのコレクタにコレクタを、
各々接続した第４のトランジスタとｔ設置１ｆ、該第３
、第４のトランジスタのエミッタを、それぞれ、第３、
第４の抵抗を介して、前記第１と第２のトランジスタの
エミッタ相互接続点に接続した事を特徴とする。
ランジスタの内、第１のトランジスタのコレクタを、ｔ
ｉ３．ｌの抵抗を介して上側電源に、他の一方の、第２
のトランジスタのコレクタを、第２の抵抗を介して上側
電源に接続すると共に、該エミッタ相互接続点に定電流
源を接続した電流切換え型論理回路において、該第１の
トランジスタのコレクタに、ｉレクタを、該第２のトラ
ンジスタのコレクタにベースを、各々接続した第３のト
ランジスタと、該第１のトランジスタのコレクタにベー
スを、該第２のトランジスタのコレクタにコレクタを、
各々接続した第４のトランジスタとｔ設置１ｆ、該第３
、第４のトランジスタのエミッタを、それぞれ、第３、
第４の抵抗を介して、前記第１と第２のトランジスタの
エミッタ相互接続点に接続した事を特徴とする。
本発明の実施例を、第４図に示す。
第４図の様に、トランジスタＱｌｏ、Ｑｓｉのエミッタ
に、エミッタ抵抗Ｒｇｌ、ルロ を付加した事によシ、
トランジスタＱｔｏ、 Ｑｌｌの１建ツタ電位はトラン
ジスタＱ’ｔ Ｑｔｚ のエミッタ電位より着干高く
なる。
に、エミッタ抵抗Ｒｇｌ、ルロ を付加した事によシ、
トランジスタＱｔｏ、 Ｑｌｌの１建ツタ電位はトラン
ジスタＱ’ｔ Ｑｔｚ のエミッタ電位より着干高く
なる。
上記により、例えば、第４図で相補出力ＯＵＴが高レベ
ルで、トランジスタＱｒ ｌがオンしている場合、ｊ・
う／ジスタＱ１ｇのベース電位が等価的にエミッタ抵抗
ＲＥ２の電圧降下分だけ下がって見えるため、セット人
力Ｓに高レベルを印加して、トランジスタＱ９に定電流
源Ｃ８の電流が分流し、相補出力ＯＵＴの電位が下がっ
た時、容易に、トランジスタＱｌ＋がオフする。
ルで、トランジスタＱｒ ｌがオンしている場合、ｊ・
う／ジスタＱ１ｇのベース電位が等価的にエミッタ抵抗
ＲＥ２の電圧降下分だけ下がって見えるため、セット人
力Ｓに高レベルを印加して、トランジスタＱ９に定電流
源Ｃ８の電流が分流し、相補出力ＯＵＴの電位が下がっ
た時、容易に、トランジスタＱｌ＋がオフする。
この様子を入／出力伝達特性で示したものが第５図であ
る。
る。
同図で、曲線Ａ−Ｂ−Ｄ−Ｃの実線で示したものが、エ
ミッタ抵抗几Ｒ１、ＲＥ２を０１即ち、第１図の従来回
路における伝達特性で、入力電圧Ｖｉｎが低レベル（同
図左側）から上昇すると、伝達特性上の点Ａ−４Ｂ→Ｃ
を通って、原点０に至る。
ミッタ抵抗几Ｒ１、ＲＥ２を０１即ち、第１図の従来回
路における伝達特性で、入力電圧Ｖｉｎが低レベル（同
図左側）から上昇すると、伝達特性上の点Ａ−４Ｂ→Ｃ
を通って、原点０に至る。
従って、人力閾値は、曲線上の点Ｂ又け、Ｃで与えられ
る。
る。
一方、通常の電流切換え型回路の人力閾値は、入／出力
振幅の中点、第５図のＣ１点付近にあるから、第１図の
入力閾値８点がかなり高い所にある事がわかる。
振幅の中点、第５図のＣ１点付近にあるから、第１図の
入力閾値８点がかなり高い所にある事がわかる。
次に、第４図の、本発明による回路の伝達特性は、第５
図のＡ１→Ｂ１．Ｄ１→ｃ’点を通る、破線で示した特
性となる。
図のＡ１→Ｂ１．Ｄ１→ｃ’点を通る、破線で示した特
性となる。
従りて、本発明による回路の入力閾値８１点は適当なエ
ミッタ抵抗値により、通常の電流切換型回路の閾値と同
等になる事がわかる。
ミッタ抵抗値により、通常の電流切換型回路の閾値と同
等になる事がわかる。
なお、入力レベルが、高レベルから低レベルに変化する
時の閾値は、第５図のＤ及びｌ）１点であるが、同図の
様に、エミッタ抵抗ＲＥ＋、ｌ（、Σ２の付加の効果は
少なく、従来回路（Ｄ点）でも、本発明の回路（ＤＩ点
）でも大差ない。即ち、セット及びリセット入力の、低
レベルの上限値には変化がない。
時の閾値は、第５図のＤ及びｌ）１点であるが、同図の
様に、エミッタ抵抗ＲＥ＋、ｌ（、Σ２の付加の効果は
少なく、従来回路（Ｄ点）でも、本発明の回路（ＤＩ点
）でも大差ない。即ち、セット及びリセット入力の、低
レベルの上限値には変化がない。
一方、出力レベルについては、第４図に示す様に、コレ
クタ側の回路が、通常の電流切換型論理回路と全く同一
である事から、通常の電流切換型回路と同等のレベルに
なる事は明らかである。
クタ側の回路が、通常の電流切換型論理回路と全く同一
である事から、通常の電流切換型回路と同等のレベルに
なる事は明らかである。
以上の様に、本発明によるＲ８Ｆは、適当なエミッタ抵
抗を付加する事により、入力四値、出力レベル共、通常
の電流切換型論理回路と同一の特性を持ち、入力感度の
高い安定な動作を期待できる。
抗を付加する事により、入力四値、出力レベル共、通常
の電流切換型論理回路と同一の特性を持ち、入力感度の
高い安定な動作を期待できる。
なお、第４図に示した、本発明の実施例ではＮＰＮ型ト
ランジスタを用いたが、ＰＮＰ型トランジスタによって
も同様の効果が得られることは言うまでもない。
ランジスタを用いたが、ＰＮＰ型トランジスタによって
も同様の効果が得られることは言うまでもない。
第１図は従来の、電流切換型論理回路図、第２図はセッ
ト入力有効の状態の、第１図の等価回路図、第３図は入
力感度向上を図った、機知の８８Ｆ回路図、第４図は本
発明による８８Ｆの実施例を示す回路図、第５図は第１
図及び第４図の几８Ｆの、入／出力伝達特性を示す図で
ある。 Ｑ１〜Ｑｔｇ：）テ／ジスタ（第１〜４図）、Ｉ’１．
ｒ〜Ｒｔ、ｓ ：コレクタ負荷抵抗（第１〜４図）、Ｃ
８：定電流源（第１〜４図）、Ｒ１１＊ Ｒｚ ｚ ：
エミッタ抵抗（第４図）、Ｓ：セット入力端子（第１〜
４図）、Ｒ：リセット入力端子（第１−４図）、ＯＵＴ
：真値出力端子（第１〜４図）、ＱＵＴ：相補出力端子
（第１〜４図）、Ｖａｎ ：入力電圧（第５図）、Ｖｏ
ｕｔ ：出力電圧（第５図）。 阜１同 隼２頂 茅′５し
ト入力有効の状態の、第１図の等価回路図、第３図は入
力感度向上を図った、機知の８８Ｆ回路図、第４図は本
発明による８８Ｆの実施例を示す回路図、第５図は第１
図及び第４図の几８Ｆの、入／出力伝達特性を示す図で
ある。 Ｑ１〜Ｑｔｇ：）テ／ジスタ（第１〜４図）、Ｉ’１．
ｒ〜Ｒｔ、ｓ ：コレクタ負荷抵抗（第１〜４図）、Ｃ
８：定電流源（第１〜４図）、Ｒ１１＊ Ｒｚ ｚ ：
エミッタ抵抗（第４図）、Ｓ：セット入力端子（第１〜
４図）、Ｒ：リセット入力端子（第１−４図）、ＯＵＴ
：真値出力端子（第１〜４図）、ＱＵＴ：相補出力端子
（第１〜４図）、Ｖａｎ ：入力電圧（第５図）、Ｖｏ
ｕｔ ：出力電圧（第５図）。 阜１同 隼２頂 茅′５し
Claims (1)
- エミッタを相互に接続した一対のトランジスタの内一方
の第１のトランジスタのコレクタヲ、第１の抵抗を介し
て電源に、他方の第２のトランジスタのコレクタを第２
の抵抗を介して電源に接続すると共に、該エミッタ相互
接続点に定電流源を接続した電流切換え型論理回路にお
いて、該第１のトランジスタのコレクタに、コレクタを
、該第２のトランジスタのコレクタにペースを各々接続
した第３のトランジスタと、該第１のトランジスタのコ
レクタにベースを、該第２のトランジスタのコレクタに
、コレクタを各々接続した第４のトランジスタとを設け
、該第３、第４のトランジスタのエミッタをそれぞれ第
３および第４の抵抗を介して前記第１と第２のトランジ
スタのエミッタ相互接続点に接続したことを特徴とする
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110534A JPS5812420A (ja) | 1981-07-15 | 1981-07-15 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110534A JPS5812420A (ja) | 1981-07-15 | 1981-07-15 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812420A true JPS5812420A (ja) | 1983-01-24 |
| JPS6354246B2 JPS6354246B2 (ja) | 1988-10-27 |
Family
ID=14538241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110534A Granted JPS5812420A (ja) | 1981-07-15 | 1981-07-15 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0095929A2 (en) * | 1982-05-31 | 1983-12-07 | Fujitsu Limited | ECL circuit |
-
1981
- 1981-07-15 JP JP56110534A patent/JPS5812420A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0095929A2 (en) * | 1982-05-31 | 1983-12-07 | Fujitsu Limited | ECL circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354246B2 (ja) | 1988-10-27 |
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