JPH0352043Y2 - - Google Patents
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- Publication number
- JPH0352043Y2 JPH0352043Y2 JP16006581U JP16006581U JPH0352043Y2 JP H0352043 Y2 JPH0352043 Y2 JP H0352043Y2 JP 16006581 U JP16006581 U JP 16006581U JP 16006581 U JP16006581 U JP 16006581U JP H0352043 Y2 JPH0352043 Y2 JP H0352043Y2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- terminal
- signal
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は出力調整付デイジタル−アナログ
（Ｄ／Ａ）コンバータを内蔵する集積回路に関す
る。
（Ｄ／Ａ）コンバータを内蔵する集積回路に関す
る。
従来の電流ミラー型Ｄ／Ａコンバータは電流出
力調整端子をもつていたが、ピン数の制限よりそ
の端子を集積回路の端子にすることはできなかつ
た。そのため出力調整ができないという欠点があ
つた。また集積回路のピン数を多くしてもよい
が、その場合は例えば２８ピンのパツケージにギ
リギリいつぱいにおさまるところが１ピン増加す
る事によつて２９ピンとなつてしまい、標準のパ
ツケージに入れるためには４０ピンという大型の
パツケージを使用しなければならない。これによ
つてパツケージのピン数が２８ピンから４０ピン
へ大きくなるとコストが大きく上昇するという欠
点があつた。
力調整端子をもつていたが、ピン数の制限よりそ
の端子を集積回路の端子にすることはできなかつ
た。そのため出力調整ができないという欠点があ
つた。また集積回路のピン数を多くしてもよい
が、その場合は例えば２８ピンのパツケージにギ
リギリいつぱいにおさまるところが１ピン増加す
る事によつて２９ピンとなつてしまい、標準のパ
ツケージに入れるためには４０ピンという大型の
パツケージを使用しなければならない。これによ
つてパツケージのピン数が２８ピンから４０ピン
へ大きくなるとコストが大きく上昇するという欠
点があつた。
本考案は上記の欠点を排除するもので、集積回
路のパツケージのピン数を増加させずにＤ／Ａコ
ンバータの最大出力の出力調整を可能にすること
を目的とするものである。
路のパツケージのピン数を増加させずにＤ／Ａコ
ンバータの最大出力の出力調整を可能にすること
を目的とするものである。
本考案は最大出力の出力調整用端子を集積回路
をテストするために設けてあるテスト端子と共用
させることによつてピン数の増加なしで最大出力
の可変をすることができる集積回路をローコスト
で提供できる。上記端子にはテスト信号受信回路
が接続され、同回路は上記端子に電源電圧を越え
る電圧が印加されたことを検出して内部をテスト
モードとする。上記端子には、さらに、電源電圧
を越えない調整信号に応答してＤ／Ａコンバータ
の最大出力を調整する手段も接続されている。第
１図は本考案の一実施例で、１は出力調整端子兼
用テスト端子、２は電源VDDレべルより高いレべ
ルであるところにスレツシユホールドを持つテス
ト信号受信用入力バツフア、３はIC９のＤ／Ａ
コンバータ以外のブロツク、４は電流ミラー型の
両極性Ｄ／Ａコンバータ、５は電流ミラー型の両
極性Ｄ／Ａコンバータのレフアレンス電流を可変
する抵抗、６と７はＤ／Ａコンバータの出力端
子、８は３からのＤ／Ａコンバータへの出力信
号、９はＤ／Ａコンバータを含むIC，１０は
Ｄ／Ａコンバータの負荷である。電源の一端の
VDDより可変抵抗５を通して電流ミラー型のＤ／
Ａコンバータ４に流れる電流ｉがＤ／Ａコンバー
タ４の基準電流となり、電流ミラー型Ｄ／Ａコン
バータ４の出力電流はほぼｉに比例する。従つて
可変抵抗５を変化させることによつてＤ／Ａコン
バータ４の出力電流は変化するので負荷１０に対
して出力調整ができる。
をテストするために設けてあるテスト端子と共用
させることによつてピン数の増加なしで最大出力
の可変をすることができる集積回路をローコスト
で提供できる。上記端子にはテスト信号受信回路
が接続され、同回路は上記端子に電源電圧を越え
る電圧が印加されたことを検出して内部をテスト
モードとする。上記端子には、さらに、電源電圧
を越えない調整信号に応答してＤ／Ａコンバータ
の最大出力を調整する手段も接続されている。第
１図は本考案の一実施例で、１は出力調整端子兼
用テスト端子、２は電源VDDレべルより高いレべ
ルであるところにスレツシユホールドを持つテス
ト信号受信用入力バツフア、３はIC９のＤ／Ａ
コンバータ以外のブロツク、４は電流ミラー型の
両極性Ｄ／Ａコンバータ、５は電流ミラー型の両
極性Ｄ／Ａコンバータのレフアレンス電流を可変
する抵抗、６と７はＤ／Ａコンバータの出力端
子、８は３からのＤ／Ａコンバータへの出力信
号、９はＤ／Ａコンバータを含むIC，１０は
Ｄ／Ａコンバータの負荷である。電源の一端の
VDDより可変抵抗５を通して電流ミラー型のＤ／
Ａコンバータ４に流れる電流ｉがＤ／Ａコンバー
タ４の基準電流となり、電流ミラー型Ｄ／Ａコン
バータ４の出力電流はほぼｉに比例する。従つて
可変抵抗５を変化させることによつてＤ／Ａコン
バータ４の出力電流は変化するので負荷１０に対
して出力調整ができる。
第２図のａは端子１の電圧波形を示し、第２図
のｂは入力バツフア２の出力を示す。実装モード
では、可変抵抗５を0Ωにしても１の電圧はVDDレ
ベルまでしか上がらないので入力バツフア２の出
力信号はアクテイブにはならない。IC９をテス
トモードでは可変抵抗５を切り離なし、端子１に
対してVDDよりも大きい電圧を印加することによ
つて入力バツフア２の出力がアクテイブとなり、
テスト状態となり、ブロツク３をテストするモー
ドとなる。よつて本考案によつてピンの数を増加
させずにＤ／Ａコンバータの出力を可変させる事
ができるという大きな利点がある。Ｄ／Ａコンバ
ータが単極性出力の場合はＤ／Ａコンバータ出力
端子は１個でよい。
のｂは入力バツフア２の出力を示す。実装モード
では、可変抵抗５を0Ωにしても１の電圧はVDDレ
ベルまでしか上がらないので入力バツフア２の出
力信号はアクテイブにはならない。IC９をテス
トモードでは可変抵抗５を切り離なし、端子１に
対してVDDよりも大きい電圧を印加することによ
つて入力バツフア２の出力がアクテイブとなり、
テスト状態となり、ブロツク３をテストするモー
ドとなる。よつて本考案によつてピンの数を増加
させずにＤ／Ａコンバータの出力を可変させる事
ができるという大きな利点がある。Ｄ／Ａコンバ
ータが単極性出力の場合はＤ／Ａコンバータ出力
端子は１個でよい。
第１図は本考案の一実施例を示す図、第２図は
第１図の動作を説明する図である。 １……出力調整端子兼用のテスト端子、２……
テスト信号受信用入力バツフア、３……Ｄ／Ａコ
ンバータ以外のブロツク、４……電流ミラー型両
極性Ｄ／Ａコンバータ、５……可変抵抗、６，７
……Ｄ／Ａコンバータ出力端子、８……Ｄ／Ａコ
ンバータのデータ入力信号、９……Ｄ／Ａコンバ
ータを含むIC、１０……Ｄ／Ａコンバータの負
荷。
第１図の動作を説明する図である。 １……出力調整端子兼用のテスト端子、２……
テスト信号受信用入力バツフア、３……Ｄ／Ａコ
ンバータ以外のブロツク、４……電流ミラー型両
極性Ｄ／Ａコンバータ、５……可変抵抗、６，７
……Ｄ／Ａコンバータ出力端子、８……Ｄ／Ａコ
ンバータのデータ入力信号、９……Ｄ／Ａコンバ
ータを含むIC、１０……Ｄ／Ａコンバータの負
荷。
Claims (1)
- 最大出力調整機能を有するＤ／Ａコンバータと
このＤ／Ａコンバータへのデータ入力信号を生成
する機能を含む回路ブロツクとを有する集積回路
において、前記Ｄ／Ａコンバータへの出力調整信
号を入力する端子と前記回路ブロツクをテストモ
ードにする信号を入力する端子とを共通端子と
し、電源電圧レベルより高いレべルの電圧が前記
共通端子に印加された時のみアクテイブとなり前
記回路ブロツクをテストモードにする出力信号を
発生する入力バツフアを介して前記共通端子と前
記回路ブロツクとを接続し、前記共通端子へ入力
される前記出力調整信号は電源電圧が可変抵抗を
介しあたえられるものであり、前記可変抵抗によ
つて調整された出力信号が前記Ｄ／Ａコンバータ
から出力されるようにしたことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16006581U JPS5866642U (ja) | 1981-10-27 | 1981-10-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16006581U JPS5866642U (ja) | 1981-10-27 | 1981-10-27 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866642U JPS5866642U (ja) | 1983-05-06 |
| JPH0352043Y2 true JPH0352043Y2 (ja) | 1991-11-11 |
Family
ID=29952495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16006581U Granted JPS5866642U (ja) | 1981-10-27 | 1981-10-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866642U (ja) |
-
1981
- 1981-10-27 JP JP16006581U patent/JPS5866642U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866642U (ja) | 1983-05-06 |
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