JPH04440Y2 - - Google Patents
Info
- Publication number
- JPH04440Y2 JPH04440Y2 JP4759685U JP4759685U JPH04440Y2 JP H04440 Y2 JPH04440 Y2 JP H04440Y2 JP 4759685 U JP4759685 U JP 4759685U JP 4759685 U JP4759685 U JP 4759685U JP H04440 Y2 JPH04440 Y2 JP H04440Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bus line
- bus
- resistor
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000872 buffer Substances 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】
「産業上の利用分野」
本考案は、CMOS IC等の低消費電力素子を使
用したコンピユータのバス・ラインのターミネー
ト回路に関する。
用したコンピユータのバス・ラインのターミネー
ト回路に関する。
「従来技術」
従来、CMOS IC等の低消費電力素子を使用し
たコンピユータのバス・ラインのターミネート回
路は、CQ出版（株）「トランジスタ技術第20巻
第３号 PP304−305」で述べられているように、
バス・ラインのドライバ側がすべてハイ・インピ
ーダンス状態になつたとき、入力側もCMOSの
場合にはハイ・インピーダンスのため、バス・ラ
インがフローテイングの状態となる。
たコンピユータのバス・ラインのターミネート回
路は、CQ出版（株）「トランジスタ技術第20巻
第３号 PP304−305」で述べられているように、
バス・ラインのドライバ側がすべてハイ・インピ
ーダンス状態になつたとき、入力側もCMOSの
場合にはハイ・インピーダンスのため、バス・ラ
インがフローテイングの状態となる。
このとき、入力側のレベルが不安定の状態にな
るため、VccからGNDへ貫通電流が流れ、消費電
力が増加するため、プルアツプ又はプルダウン抵
抗器を使用したり、専用の集積回路（IC）［例え
ば、CD40117BP：RCA社］を使用していた。
るため、VccからGNDへ貫通電流が流れ、消費電
力が増加するため、プルアツプ又はプルダウン抵
抗器を使用したり、専用の集積回路（IC）［例え
ば、CD40117BP：RCA社］を使用していた。
「考案が解決しようとする問題点」
プルアツプ抵抗器を使用したバス・ラインのタ
ーミネート回路に於いては、バス・ラインが抵抗
器で定めたレベルと反対のレベルにある時間、定
常的に電流が消費される欠点が有つた。
ーミネート回路に於いては、バス・ラインが抵抗
器で定めたレベルと反対のレベルにある時間、定
常的に電流が消費される欠点が有つた。
また、専用の集積回路を使用したバス・ライン
のターミネート回路に於いては、バス・ラインの
レベルが反転する時だけ過渡電流が流れるだけで
低消費電流化するが、負荷を多く接続するとＬレ
ベル時にレベルが中間レベルに持上がり、消費電
力が増加する欠点があつた。
のターミネート回路に於いては、バス・ラインの
レベルが反転する時だけ過渡電流が流れるだけで
低消費電流化するが、負荷を多く接続するとＬレ
ベル時にレベルが中間レベルに持上がり、消費電
力が増加する欠点があつた。
本考案の目的は、低消費電流化する事ができ、
負荷を多く接続することができる、バス・ライン
のターミネート回路を提供する事に有る。
負荷を多く接続することができる、バス・ライン
のターミネート回路を提供する事に有る。
本考案の次の目的は、従来使用されているバ
ス・バツフアにも容易に追加できる、バス・ライ
ンのターミネート回路を提供する事に有る。
ス・バツフアにも容易に追加できる、バス・ライ
ンのターミネート回路を提供する事に有る。
「問題点を解決するための手段」
本考案は、CMOS IC等の低消費電力素子を使
用したコンピユータのバス・ラインのターミネー
ト回路に於いて、前記バス・ラインに接続された
バツフア回路と、前記バツフア回路の入出力間に
接続された抵抗器とから成るバス・ラインのター
ミネート回路である。
用したコンピユータのバス・ラインのターミネー
ト回路に於いて、前記バス・ラインに接続された
バツフア回路と、前記バツフア回路の入出力間に
接続された抵抗器とから成るバス・ラインのター
ミネート回路である。
「作用」
複数のトライステート（以下、3Sと言う。）イ
ンバータ回路・ゲート回路・バツフアー回路等の
負荷は、3Sバス・ドライバー回路により駆動さ
れるバス・ラインに接続されている。バツフア回
路を前記バス・ラインに接続すると共にその入出
力間に抵抗器を接続し、前記バツフア回路が抵抗
器により直流帰還されているため、フローテイン
グの状態になつても前記バス・ラインのフローテ
イングの状態になつても前記バス・ラインのフロ
ーテイング直前の状態を記憶し、前記バス・ライ
ンを常に安定な状態に保つ。
ンバータ回路・ゲート回路・バツフアー回路等の
負荷は、3Sバス・ドライバー回路により駆動さ
れるバス・ラインに接続されている。バツフア回
路を前記バス・ラインに接続すると共にその入出
力間に抵抗器を接続し、前記バツフア回路が抵抗
器により直流帰還されているため、フローテイン
グの状態になつても前記バス・ラインのフローテ
イングの状態になつても前記バス・ラインのフロ
ーテイング直前の状態を記憶し、前記バス・ライ
ンを常に安定な状態に保つ。
「実施例」
第１図は、バス・ラインの一部を示す回路図で
ある。
ある。
第２図は、そのタイミング チヤートである。
3Sバス・ドライバー回路１の出力は、バツフ
ア回路５・インバータ回路６及びEXORゲート
回路７の入力に、バス・ライン２によりそれぞれ
接続されている。前記バス・ライン２にバツフア
回路４を接続すると共にその入出力間に抵抗器３
が接続されている。前記EXORゲート回路７の
入力の一方にコントロール信号CTLが接続され
ている。前記３Ｓバス・ドライバー回路１の入力
及びコントロール端子には、CPU（図示せず）か
らのアドレス・バス１及びアドレス選択信号が
それぞれ接続されている。
ア回路５・インバータ回路６及びEXORゲート
回路７の入力に、バス・ライン２によりそれぞれ
接続されている。前記バス・ライン２にバツフア
回路４を接続すると共にその入出力間に抵抗器３
が接続されている。前記EXORゲート回路７の
入力の一方にコントロール信号CTLが接続され
ている。前記３Ｓバス・ドライバー回路１の入力
及びコントロール端子には、CPU（図示せず）か
らのアドレス・バス１及びアドレス選択信号が
それぞれ接続されている。
前記3Sバス・ドライバー回路１・バツフア回
路５・インバータ回路６及びEXORゲート回路
７は、低消費電力のCMOS IC等を使用してい
る。
路５・インバータ回路６及びEXORゲート回路
７は、低消費電力のCMOS IC等を使用してい
る。
前記３Ｓバス・ドライバー回路１の入力には第
２図に示す前記アドレス・バスが入力され、
前記3Sバス・ドライバー回路１のコントロール
端子には第２図に示す前記アドレス選択信号
が入力されている。
２図に示す前記アドレス・バスが入力され、
前記3Sバス・ドライバー回路１のコントロール
端子には第２図に示す前記アドレス選択信号
が入力されている。
第２図に示す前記アドレス選択信号がＬレ
ベルの時には、前記バス・ライン２はフローテイ
ングの状態になる。また、第２図に示す前記ア
ドレス選択信号がＨレベルの時には、前記アド
レス・バスの状態を出力する。
ベルの時には、前記バス・ライン２はフローテイ
ングの状態になる。また、第２図に示す前記ア
ドレス選択信号がＨレベルの時には、前記アド
レス・バスの状態を出力する。
前記バツフア回路４が前記抵抗器３により直流
帰還されているため、フローテイングの状態にな
つても前記アドレス・バスのフローテイング直
前の状態を前記バツフア回路４が記憶し、前記バ
ス・ライン２を常に安定な状態に保つ。従つて、
前記バツフア５の出力は第２図に示すごとく、
前記アドレス選択信号に同期した信号を得るこ
とができる。
帰還されているため、フローテイングの状態にな
つても前記アドレス・バスのフローテイング直
前の状態を前記バツフア回路４が記憶し、前記バ
ス・ライン２を常に安定な状態に保つ。従つて、
前記バツフア５の出力は第２図に示すごとく、
前記アドレス選択信号に同期した信号を得るこ
とができる。
前記抵抗器３の抵抗値は、前記3Sバス・ドラ
イバー回路１のドライブ電流及び負荷の数により
決定され、前記アドレス選択信号がＬレベル時
に前記バツフア回路４がドライブ可能で、前記バ
ス・ライン２のレベルが中間レベルに持上がら無
い値に選択されている。
イバー回路１のドライブ電流及び負荷の数により
決定され、前記アドレス選択信号がＬレベル時
に前記バツフア回路４がドライブ可能で、前記バ
ス・ライン２のレベルが中間レベルに持上がら無
い値に選択されている。
本実施例では、バス・ラインのターミネート回
路用に専用の前記バツフア４を設けたが、前記バ
ツフア５の両端に前記抵抗器３を接続しても、同
じ作用を呈する。
路用に専用の前記バツフア４を設けたが、前記バ
ツフア５の両端に前記抵抗器３を接続しても、同
じ作用を呈する。
「考案の効果」
前記抵抗器３の値は、前記アドレス選択信号
がＬレベル時に前記バツフア回路４がドライブ可
能で、前記バス・ライン２のレベルが中間レベル
に持上がら無い様に選択することができる。
がＬレベル時に前記バツフア回路４がドライブ可
能で、前記バス・ライン２のレベルが中間レベル
に持上がら無い様に選択することができる。
また、前記バツフア回路４が前記抵抗器３によ
り直流帰還されているため、フローテイングの状
態になつても前記アドレス・バスのフローテイ
ング直前の状態を前記バツフア回路４が記憶し、
前記バス・ライン２を常に安定な状態に保ち、低
消費電流化する事ができ負荷を多く接続すること
ができる。
り直流帰還されているため、フローテイングの状
態になつても前記アドレス・バスのフローテイ
ング直前の状態を前記バツフア回路４が記憶し、
前記バス・ライン２を常に安定な状態に保ち、低
消費電流化する事ができ負荷を多く接続すること
ができる。
更に、従来使用されているバス・バツフアに抵
抗器を並列に接続するだけでよく、従来の回路に
追加加工を容易に行うことができる。
抗器を並列に接続するだけでよく、従来の回路に
追加加工を容易に行うことができる。
第１図は、バス・ラインの一部を示す回路図で
ある。第２図は、そのタイミング チヤートであ
る。 符号の説明、１……3Sバツフア回路、２……
バス・ライン、３……抵抗器、４，５……バツフ
ア回路、６……インバータ回路、７……EXOR
回路。
ある。第２図は、そのタイミング チヤートであ
る。 符号の説明、１……3Sバツフア回路、２……
バス・ライン、３……抵抗器、４，５……バツフ
ア回路、６……インバータ回路、７……EXOR
回路。
Claims (1)
- CMOS IC等の低消費電力素子を使用したコン
ピユータのバス・ラインのターミネート回路に於
いて、前記バス・ラインに接続されたバツフア回
路と、前記バツフア回路の入出力間に接続された
抵抗器とから成るバス・ラインのターミネート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4759685U JPH04440Y2 (ja) | 1985-04-03 | 1985-04-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4759685U JPH04440Y2 (ja) | 1985-04-03 | 1985-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168446U JPS61168446U (ja) | 1986-10-18 |
| JPH04440Y2 true JPH04440Y2 (ja) | 1992-01-08 |
Family
ID=30563071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4759685U Expired JPH04440Y2 (ja) | 1985-04-03 | 1985-04-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04440Y2 (ja) |
-
1985
- 1985-04-03 JP JP4759685U patent/JPH04440Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168446U (ja) | 1986-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5594370A (en) | High performance backplane driver circuit | |
| EP0266919A2 (en) | Integrated circuit output buffer | |
| US20040090253A1 (en) | Method and apparatus for slew control of an output signal | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| US5699000A (en) | Output buffer circuit for a semiconductor IC | |
| JPH02892B2 (ja) | ||
| JPH04440Y2 (ja) | ||
| JPH0659028B2 (ja) | 論理回路 | |
| JPH04260225A (ja) | 半導体集積回路 | |
| JPS61112424A (ja) | 出力バツフア回路 | |
| JPH02138612A (ja) | バスドライブ回路 | |
| JPS596528B2 (ja) | シユツリヨクバツフアカイロ | |
| JPS6281118A (ja) | 入出力回路 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| WO1995022204A1 (en) | High-speed solid state buffer circuit and method for producing the same | |
| JP2701312B2 (ja) | 定電流供給回路 | |
| JP2565083B2 (ja) | トライステートバスプルアップ回路 | |
| JP2730098B2 (ja) | 半導体集積装置 | |
| JP2745619B2 (ja) | 出力回路 | |
| JPH0537343A (ja) | 双方向バツフア | |
| JPH053006B2 (ja) | ||
| JPH0237067Y2 (ja) | ||
| JP4147690B2 (ja) | 全波整流回路 | |
| JP2547791B2 (ja) | 電圧比較回路 |