JP4147690B2

JP4147690B2 - 全波整流回路

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Publication number: JP4147690B2
Application number: JP17861899A
Authority: JP
Inventors: 利夫前島
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1998-06-26
Filing date: 1999-06-24
Publication date: 2008-09-10
Anticipated expiration: 2019-06-24
Also published as: JP2000082923A

Description

【０００１】
【発明の属する技術分野】
本発明は、ダイオードを用いることなく全波整流を行うのに好適な全波整流回路に関する。
【０００２】
【従来の技術】
信号の振幅値を求めるために、信号電圧を全波整流する全波整流回路が知られている。図５は、従来の全波整流回路の回路図である。この全波整流回路は、抵抗１１０，１２０、ダイオードＤ１，Ｄ２、およびオペアンプＯＰ１からなる半波整流回路と、抵抗１３０〜１５０およびオペアンプＯＰ２からなる反転型の加算回路から構成されている。尚、抵抗１１０〜１４０の抵抗値は各々等しく、その値をＲとすれば、抵抗１５０の抵抗値はＲ／２に設定されている。
【０００３】
この半波整流回路は、ダイオードＤ１とダイオードＤ２の間で各々の順方向降下電圧Ｖｆがキャンセルされるように構成されているので、半波整流信号Ｖ’はグランドレベルから正方向に立ち上がる。例えば、入力信号Ｖｉｎが図６（ａ）に示すものであるならば、半波整流信号Ｖ’は、図６（ｂ）に示すものとなる。
【０００４】
次に、反転型の加算回路は、上述したように抵抗１３０〜１５０の抵抗値を設定すると、入力信号Ｖｉｎをゲイン−１で半波整流信号Ｖ’をゲイン−２で加算することができるので、その出力信号Ｖｏｕｔは図６（ｃ）に示すものとなる。このように、従来の全波整流回路においては、２個のダイオードおよび２個のオペアンプＯＰ１，ＯＰ２を用いて、半波整流信号Ｖ’を生成し、この信号と入力信号Ｖｉｎとを合成することによって、出力信号Ｖｏｕｔを生成している。
【０００５】
【発明が解決しようとする課題】
ところで、上記した従来の全波整流回路は、例えば、オーディオ信号処理回路において、再生されたオーディオ信号の振幅に応じた処理を行う際に、オーディオ信号の振幅を検出するために用いられる。この場合、ＣＭＯＳプロセスでオーディオ信号処理回路をＬＳＩ化しようとすると、ＭＯＳプロセスではダイオードを形成することができないので、ダイオードを外付け部品とせざるを得ないといった不都合があった。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、電界効果トランジスタで構成することが可能な全波整流回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため請求項１に記載の発明にあっては、入力信号を全波整流した全波整流信号を生成する全波整流回路において、前記入力信号と同相の出力信号を生成する正転アンプと、前記入力信号と逆相の出力信号を生成する反転アンプと、前記正転アンプの出力信号と前記反転アンプの出力信号とを切り替えて前記全波整流信号を生成する出力部とを備え、前記正転アンプと前記反転アンプとは、前記全波整流信号が帰還される帰還型のアンプであって、
前記出力部は、一定の電流を流す定電流源と、接続端子が前記定電流源と接続され、制御端子に前記正転アンプの信号が供給される第１のトランジスタと、接続端子が前記定電流源と接続され、制御端子に前記反転アンプの信号が供給される第２のトランジスタとを備え、前記第１および第２のトランジスタの接続端子から前記全波整流信号を取り出すことを特徴とする。
【０００８】
また、請求項２に記載の発明にあっては、請求項１に記載の全波整流回路において、前記第１のトランジスタおよび前記第２のトランジスタは、電界効果トランジスタであることを特徴とする。また、請求項３に記載の発明にあっては、請求項１に記載の全波整流回路において、前記第１のトランジスタおよび前記第２のトランジスタは、バイポーラトランジスタであることを特徴とする。また、請求項４に記載の発明にあっては、請求項１または請求項２に記載の全波整流回路において、前記正転アンプと前記反転アンプとは、電界効果トランジスタで構成されていることを特徴とする。
【０００９】
【発明の実施の形態】
Ａ．第１実施形態
１．第１実施形態の構成
以下、図面を参照しつつ、本発明の一実施形態に係わる全波整流回路を説明する。図１は本実施形態に係わる全波整流回路の回路図を図１に示す。図において全波整流回路１００は、反転アンプ１０、正転アンプ２０およびこれらのアンプに共通の出力部３０から大略構成されている。
まず、反転アンプ１０は、定電流源１１、一対のＰチャンネルＦＥＴP1，P2、アクティブ負荷として作用するＮチャンネルＦＥＴN1,N2、抵抗１２，１３および出力部３０から構成されている。この反転アンプ１０において、ＰチャンネルＦＥＴP1のゲートは、反転入力端子として機能し、そこには、一端が入力端子ＩＮと接続された抵抗１２を介して入力信号Ｖｉｎが供給されるとともに、出力信号Ｖｏｕｔが出力端子ＯＵＴから抵抗１３を介してフィードバックされるようになっている。一方、ＰチャンネルＦＥＴP2のゲートには基準電圧Ｖｒが供給されている。ここで、抵抗１２，１３の抵抗値ｒは等しくなるように設定されている。この場合、ＰチャンネルＦＥＴP1，P2の各ゲート間にはイマジナリーショートが成立するので、反転アンプ１０のゲインは「−１」となる。
【００１０】
次に、正転アンプ２０は、定電流源２１、一対のＰチャンネルＦＥＴP3，P4、アクティブ負荷として作用するＮチャンネルＦＥＴN3,N4、および出力部３０から構成されている。この正転アンプ２０において、ＰチャンネルＦＥＴP4のゲートは、反転入力端子として機能し、そこには、出力信号Ｖｏｕｔがフィードバックされるようになっている。この正転アンプ２０は、出力信号Ｖｏｕｔが全て負帰還されるので、ボルテージフォロアとして機能し、そのゲインは「１」となる。
【００１１】
次に、出力部３０は、定電流源３１およびＮチャンネルＦＥＴN5，N6によって構成され、定電流源３１と各ＮチャンネルＦＥＴN5，N6のドレイン（接続端子）とが接続されており、このドレインから出力信号Ｖｏｕｔが取り出されるように構成されている。また、ＮチャンネルＦＥＴN5，N6のドレインは抵抗１３を介してＰチャンネルＦＥＴP1のゲートに接続されている。さらに、出力端子ＯＵＴには、負荷抵抗（図示せず）が接続されるようになっている。なお、定電流源３１によって給電される電流はごくわずかである。
【００１２】
ここで、ＮチャンネルＦＥＴN5，N6の各ゲート（制御端子）には、反転アンプ１０の信号と正転アンプ２０の信号とが各々供給されている。ＮチャンネルＦＥＴN5，N6は、各ゲート電圧VG1，VG2に応じた電流を吸い込む。ところで、反転アンプ１０と正転アンプ２０の出力信号は位相が１８０°異なるので、常にＮチャンネルＦＥＴN5，N6のいずれか一方が、出力信号Ｖｏｕｔの電圧を基準電圧Ｖｒより下げるように電流を吸い込む。この場合、他方のＦＥＴは、出力信号Ｖｏｕｔを上げる方向に動作するため、そのゲート電圧が下がっていくが、一方のＦＥＴが電流を吸い込んでいるため、出力信号Ｖｏｕｔの電圧が上がることはない。このため、他方のＦＥＴのゲート電圧はグランドレベルとなり、他方のＦＥＴはオフ状態となる。
すなわち、出力部３０は、反転アンプ１０の出力信号と正転アンプ２０の出力信号のうち、基準電圧Ｖｒより低い方の出力信号を選択し、これを出力信号Ｖｏｕｔとして出力する。これにより、負荷抵抗を介して電流がＮチャンネルＦＥＴN5，N6のいずれか一方に吸い込まれることになるから、負の出力信号Ｖｏｕｔが出力されることになる。
【００１３】
以上の構成によれば、ＦＥＴのみを用いて全波整流回路１００を構成することができるので、ＭＯＳプロセスにおいても容易にＩＣ化でき、ダイオードを外付け部品としないものを提供することができる。
【００１４】
２．第１実施形態の動作
次に、図面を参照しつつ、本実施形態の動作を説明する。図２は本実施形態に係わる全波整流回路１００のタイミングチャートである。ここで、図２（ａ）に示す入力信号Ｖｉｎが反転アンプ１０と正転アンプ２０とに供給される場合を想定する。まず、期間Ｔ１にあっては、入力信号Ｖｉｎの電圧は基準電圧Ｖｒを上回っている。ＮチャンネルＦＥＴN5のゲート電圧VG1は、入力信号Ｖｉｎに対して同相となるので、当該期間においてその電圧波形は図２（ｂ）に示すようになる。この場合、ＮチャンネルＦＥＴN5はそのゲート電圧VG1に応じて電流を吸い込む。
【００１５】
この時、正転アンプ２０は、入力信号Ｖｉｎと同相の信号を出力するように動作するので、ＮチャンネルＦＥＴN6のゲート電圧VG2は低下してＮチャンネルＦＥＴN6によって電流が吸い込まれないようにする。しかし、ＮチャンネルＦＥＴN5によって電流が吸い込まれるので、出力信号Ｖｏｕｔの電圧は基準電圧Ｖｒより低下する。すると、図２（ｃ）に示すようにゲート電圧VG2はグランドレベルとなり、ＮチャンネルＦＥＴN6はオフ状態となる。したがって、期間Ｔ１にあっては反転アンプ１０の出力信号が選択され、出力信号Ｖｏｕｔとして出力される。このため、当該期間にあっては、図２（ｄ）に示すように出力信号Ｖｏｕｔは入力信号Ｖｉｎを反転したものとなる。
【００１６】
一方、入力信号Ｖｉｎが基準電圧Ｖｒを下回る期間Ｔ２にあっては、ＮチャンネルＦＥＴN6のゲート電圧VG2は、図２（ｃ）に示すようになり、このゲート電圧VG2に応じた電流がＮチャンネルＦＥＴN6のドレインから吸い込まれる。これにより、出力信号Ｖｏｕｔの電圧は低下する。この場合、反転アンプ１０においては、ＰチャンネルＦＥＴP1，P2のゲート電圧を等しくするように負帰還が働くため、ＮチャンネルＦＥＴN5のドレイン電圧を上げる方向に動作する。すると、ＮチャンネルＦＥＴN5が吸い込む電流が減少する方向に制御され、ＮチャンネルＦＥＴN5のゲート電圧VG1が低下する。ところが、ＮチャンネルＦＥＴN6はオン状態にあるので、ＮチャンネルＦＥＴN5のゲート電圧VG1が低下しても出力信号Ｖｏｕｔの電圧は上昇しない。
したがって、期間Ｔ２にあっては正転アンプ２０が動作し、反転アンプ１０は動作を停止する。このため、当該期間にあっては、図２（ｄ）に示すように出力信号Ｖｏｕｔは入力信号Ｖｉｎと同相となる。
【００１７】
このように、本実施形態にあっては、電流を吸い込む方向に動作するＮチャンネルＦＥＴN5，N6を用いて出力部３０を構成したので、反転アンプ１０の出力信号と正転アンプ２０の出力信号のうち、基準電圧Ｖｒを下回る方の出力信号が出力部３０によって選択されることになる。このため、全波整流された出力信号Ｖｏｕｔを生成することができる。この場合、反転アンプ１０、正転アンプ２０およびこれらの出力部３０は、いずれもＦＥＴによって構成されるから、ダイオードを用いることなく全波整流回路１００を構成することができる。この結果、ＭＯＳプロセスによって、全波整流回路１００を容易にＩＣ化することが可能となる。
【００１８】
Ｂ．第２実施形態
上述した第１実施形態に係わる全波整流回路１００は、負の出力信号Ｖｏｕｔを生成していたが、これに対して、第２実施形態に係わる全波整流回路２００は正の出力信号Ｖｏｕｔを生成する点で相違する。
【００１９】
１．第２実施形態の構成
図３は、第２実施形態に係わる全波整流回路２００のブロック図である。図において全波整流回路２００は、反転アンプ１０’、正転アンプ２０’および出力部３０’から大略構成されており、これらの構成部分は、第１実施形態で説明した反転アンプ１０、正転アンプ２０および出力部３０に各々対応している。
まず、反転アンプ１０’は、定電流源１２、一対のＮチャンネルＦＥＴN1',N2'、アクティブ負荷として作用するＰチャンネルＦＥＴP1',P2'、抵抗１２，１３および出力部３０’から構成されている。この反転アンプ１０’において、ＮチャンネルＦＥＴN1'のゲートは、反転入力端子として機能し、そこには、抵抗１２を介して入力信号Ｖｉｎが供給されるとともに、出力信号Ｖｏｕｔが抵抗１３を介してフィードバックされるようになっている。一方、ＮチャンネルＦＥＴN2'のゲートには基準電圧Ｖｒが供給されている。ここで、ＮチャンネルＦＥＴN1'，N2'の各ゲート間にはイマジナリーショートが成立するので、反転アンプ１０’のゲインは「−１」となる。
【００２０】
次に、正転アンプ２０’は、定電流源２２、一対のＮチャンネルＦＥＴN3'，N4'、アクティブ負荷として作用するＰチャンネルＦＥＴP3'，P4'、および出力部３０’から構成されている。正転アンプ２０’は、第１実施形態の正転アンプ２０と同様にボルテージフォロアとして機能し、そのゲインは「１」となる。
【００２１】
次に、出力部３０’は、定電流源３２およびＰチャンネルＦＥＴP5'，P6'を備えている。定電流源３２と各ＰチャンネルＦＥＴP5'，P6'のドレイン（接続端子）とは接続されており、このドレインから出力信号Ｖｏｕｔが取り出されるように構成されている。また、ＰチャンネルＦＥＴP5'，P6'のドレインは抵抗１３を介してＮチャンネルトランジスタN1'のゲートに接続されている。さらに、出力端子ＯＵＴには、負荷抵抗（図示せず）が接続されるようになっている。なお、定電流源３２によって給電される電流はごくわずかである。
【００２２】
ＰチャンネルＦＥＴP5'，P6'の各ゲート（制御端子）には、反転アンプ１０’の信号と正転アンプ２０’の信号とが各々供給されている。上述した第１実施形態のＮチャンネルＦＥＴN5，N6は、各ゲート電圧VG1，VG2に応じた電流を吸い込んだが、この例のＰチャンネルＦＥＴP5'，P6'からは、各ゲート電圧VG1'，VG2'に応じた電流が流れ出る。
【００２３】
ここで、ＮチャンネルＦＥＴN1'，N2'の各ゲートにはイマジナリショートが成立するので、入力端子Ｖｉｎに流れ出る電流の値をｉとすれば、出力信号Ｖｏｕｔは、以下に示す式（１）で与えられる。
Ｖｏｕｔ＝ｉ・ｒ＋Ｖｒ…（１）
ここでｉは式（２）で与えられる。
ｉ＝（Ｖｒ−Ｖｉｎ）／ｒ…（２）
よって、Ｖｏｕｔは式（３）で表すことができる。
Ｖｏｕｔ＝２Ｖｒ−Ｖｉｎ…（３）
したがって、ＶｉｎがＶｒに対して低電圧になったぶんだけ、出力信号ＶｏｕｔはＶｒより高くなる。
【００２４】
ところで、反転アンプ１０’と正転アンプ２０’の出力信号は位相が１８０°異なるので、常にＰチャンネルＦＥＴP5'，P6'のいずれか一方が、出力信号Ｖｏｕｔの電圧を基準電圧Ｖｒより上げるように電流を流し出す。この場合、他方のＦＥＴは、出力信号Ｖｏｕｔを下げる方向に動作する。すると、そのゲート電圧が上がっていくが、一方のＦＥＴが電流を出力しているので、出力信号Ｖｏｕｔの電圧が下がることはない。このため、他方のＦＥＴのゲート電圧は電源電圧Ｖｃｃとなり、他方のＦＥＴはオフ状態となる。
【００２５】
すなわち、出力部３０は、反転アンプ１０の出力信号と正転アンプ２０の出力信号のうち、基準電圧Ｖｒより高い方の出力信号を選択しており、これにより、入力信号Ｖｉｎと同相で全波整流された出力信号Ｖｏｕｔを得ることができる。
【００２６】
以上の構成によれば、ＦＥＴのみを用いて全波整流回路１００を構成することができるので、ＭＯＳプロセスにおいても容易にＩＣ化でき、ダイオードを外付け部品としないものを提供することができる。
【００２７】
２．第２実施形態の動作
次に、図面を参照しながら、本実施形態の動作を説明する。図４は本実施形態に係わる全波整流回路２００のタイミングチャートである。ここで、図４（ａ）に示す入力信号Ｖｉｎが反転アンプ１０と正転アンプ２０とに供給される場合を想定する。まず、期間Ｔ１にあっては、入力信号Ｖｉｎの電圧は基準電圧Ｖｒを上回っている。ＰチャンネルＦＥＴP6'のゲート電圧VG2'は、入力信号Ｖｉｎに対して逆相となるので、当該期間においてその電圧波形は図２（ｃ）に示すようになる。この場合、ＰチャンネルＦＥＴP6'はそのゲート電圧VG2に応じて電流を流し出す。
【００２８】
反転アンプ１０’は、入力信号Ｖｉｎと逆相の信号を出力するように動作するので、ＰチャンネルＦＥＴP5'のゲート電圧VG1'は上昇しＰチャンネルＦＥＴP5'から流れ出る電流値が減少する。しかし、ＰチャンネルＦＥＴP6'から電流が流れ出すので、出力信号Ｖｏｕｔの電圧が基準電圧Ｖｒを下回ることはない。このため、図４（ｂ）に示すようにゲート電圧VG1'は電源電圧Ｖｃｃとなり、ＰチャンネルＦＥＴP5'はオフ状態となる。したがって、期間Ｔ１にあっては正転アンプ２０の出力信号が選択され、出力信号Ｖｏｕｔとして出力される。このため、当該期間にあっては、図２（ｄ）に示すように出力信号Ｖｏｕｔは入力信号Ｖｉｎと同相となる。
【００２９】
一方、入力信号Ｖｉｎが基準電圧Ｖｒを下回る期間Ｔ２にあっては、ＰチャンネルＦＥＴP5'のゲート電圧VG1'は、図４（ｂ）に示すようになり、このゲート電圧VG1'に応じた電流がＰチャンネルＦＥＴP5'のドレインから流れ出す。これにより、出力信号Ｖｏｕｔの電圧は上昇する。この場合、正転アンプ２０においては、ＮチャンネルＦＥＴN3，N4のゲート電圧を等しくするように負帰還が働くため、ＰチャンネルＦＥＴP6'から流れ出す電流が減少する方向に制御される。ところが、ＰチャンネルＦＥＴP5'はオン状態にあるので、ゲート電圧VG2'が上昇しても出力信号Ｖｏｕｔの電圧は低下しない。
したがって、期間Ｔ２にあっては反転アンプ１０’が動作し、正転アンプ２０’は動作を停止する。このため、当該期間にあっては、図２（ｄ）に示すように出力信号Ｖｏｕｔは入力信号Ｖｉｎと逆相となる。
【００３０】
このように、本実施形態にあっては、電流を流出する方向に動作するＰチャンネルＦＥＴP5'，P6'を用いて出力部３０’を構成したので、反転アンプ１０’の出力信号と正転アンプ２０’の出力信号のうち、基準電圧Ｖｒを上回る方の出力信号が出力部３０’によって選択されることになる。このため、全波整流された出力信号Ｖｏｕｔを生成することができる。この場合、反転アンプ１０’、正転アンプ２０’およびこれらの出力部３０’は、いずれもＦＥＴによって構成されるから、ダイオードを用いることなく全波整流回路２００を構成することができる。この結果、ＭＯＳプロセスによって、全波整流回路２００を容易にＩＣ化することが可能となる。
【００３１】
なお、上述した第１実施形態では出力部３０を定電流源３１とＮチャンネルＦＥＴN5，N6によって構成し、第２実施形態では出力部３０’を定電流源３２とＰチャンネルＦＥＴP5'，P6'によって構成したが、出力部３０、３０’は、反転アンプ１０，１０’と正転アンプ２０，２０’の各出力信号を選択して出力するものであるから、本発明は、上述した各実施形態の構成に限定されるものではなく、各出力信号を適宜選択する機能を有するものであれば、どのようなものあってもよい。
【００３２】
また、上述した各実施形態においては、能動素子の一例として電界効果トランジスタを取り上げ説明したが、ＰチャンネルＦＥＴの替わりにＰＮＰ型のバイポーラトランジスタを、ＮチャンネルＦＥＴの替わりにＮＰＮ型のバイポーラトランジスタを用いるようにしてもよい。
【００３３】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、ダイオードを使用しない全波整流回路を提供できる。
【図面の簡単な説明】
【図１】第１実施形態に係わる全波整流回路の回路図である。
【図２】同実施形態に係わる全波整流回路の動作を示すタイミングチャートである。
【図３】同実施形態に係わる全波整流回路の回路図である。
【図４】同実施形態に係わる全波整流回路の動作を示すタイミングチャートである。
【図５】従来の全波整流回路の回路図である。
【図６】従来の全波整流回路の動作を示すタイミングチャートである。
【符号の説明】
１０，１０’…反転アンプ、２０，２０’…正転アンプ、３０…出力部、３１，３２…定電流源、１００，２００…全波整流回路、N5…ＮチャンネルＦＥＴ（第１の電界効果トランジスタ）、N6…ＮチャンネルＦＥＴ（第２の電界効果トランジスタ）、P5'…ＰチャンネルＦＥＴ（第１の電界効果トランジスタ）、P6'…ＰチャンネルＦＥＴ（第２の電界効果トランジスタ）、Ｖｉｎ…入力信号、Ｖｏｕｔ…出力信号（全波整流信号）。

Claims

入力信号を全波整流した全波整流信号を生成する全波整流回路において、
前記入力信号と同相の出力信号を生成する正転アンプと、
前記入力信号と逆相の出力信号を生成する反転アンプと、
前記正転アンプの出力信号と前記反転アンプの出力信号とを切り替えて前記全波整流信号を生成する出力部と
を備え、
前記正転アンプと前記反転アンプとは、前記全波整流信号が帰還される帰還型のアンプであって、
前記出力部は、一定の電流を流す定電流源と、接続端子が前記定電流源と接続され、制御端子に前記正転アンプの信号が供給される第１のトランジスタと、接続端子が前記定電流源と接続され、制御端子に前記反転アンプの信号が供給される第２のトランジスタとを備え、前記第１および第２のトランジスタの接続端子から前記全波整流信号を取り出す
ことを特徴とする全波整流回路。
前記第１のトランジスタおよび前記第２のトランジスタは、電界効果トランジスタである
ことを特徴とする請求項１に記載の全波整流回路。
前記第１のトランジスタおよび前記第２のトランジスタは、バイポーラトランジスタである
ことを特徴とする請求項１に記載の全波整流回路。
前記正転アンプと前記反転アンプとは、電界効果トランジスタで構成されている
ことを特徴とする請求項１または請求項２に記載の全波整流回路。