JP2701312B2 - 定電流供給回路 - Google Patents
定電流供給回路Info
- Publication number
- JP2701312B2 JP2701312B2 JP63107029A JP10702988A JP2701312B2 JP 2701312 B2 JP2701312 B2 JP 2701312B2 JP 63107029 A JP63107029 A JP 63107029A JP 10702988 A JP10702988 A JP 10702988A JP 2701312 B2 JP2701312 B2 JP 2701312B2
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- JP
- Japan
- Prior art keywords
- fet
- gate
- current supply
- constant current
- supply circuit
- Prior art date
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流供給回路に関し、特に半絶縁性砒化ガ
リウム基板上に形成された定電流供給回路に関する。
リウム基板上に形成された定電流供給回路に関する。
従来、この種の定電流供給回路は、第３図に示すよう
に、FET301のソースとゲートを同一電源端子302に接続
することで、FET301のゲート・ソース間電圧ＶGSを0Vに
固定し、ドレインを電流供給端子303に接続するか、あ
るいは、第４図に示すように、FET304のソースと電源端
子308間に抵抗305を挿入し、FET304のゲートが接続され
る入力端子307に内部発生又は外部電源により一定電圧
を印加し、FET304のドレインを電流供給端子306に接続
する構成となっていた。
に、FET301のソースとゲートを同一電源端子302に接続
することで、FET301のゲート・ソース間電圧ＶGSを0Vに
固定し、ドレインを電流供給端子303に接続するか、あ
るいは、第４図に示すように、FET304のソースと電源端
子308間に抵抗305を挿入し、FET304のゲートが接続され
る入力端子307に内部発生又は外部電源により一定電圧
を印加し、FET304のドレインを電流供給端子306に接続
する構成となっていた。
上述した従来の定電流供給回路は、ドレインを電流供
給端とするFETのゲート電位がそのFETのしきい電圧によ
らず一定に保たれるので、しきい電圧が設計中心からず
れると供給電流が設計値からずれてしまい、これを用い
た論理回路や出力回路はノイズマージンが低下したり出
力レベルが設計値からずれるという欠点がある。
給端とするFETのゲート電位がそのFETのしきい電圧によ
らず一定に保たれるので、しきい電圧が設計中心からず
れると供給電流が設計値からずれてしまい、これを用い
た論理回路や出力回路はノイズマージンが低下したり出
力レベルが設計値からずれるという欠点がある。
本発明の定電流供給回路は、ドレインに高位側電源が
印加されゲートが第１の抵抗を介してソースに接続され
る第１のFETと、ドレインが前記第１のFETのゲートに接
続されゲートとソースに第１の低位側電源が印加される
第２のFETと、ドレインを電流供給端としゲートが前記
第１のFETのゲートに接続されソースに第２の低位側電
源が印加される第３のFETとを有している。
印加されゲートが第１の抵抗を介してソースに接続され
る第１のFETと、ドレインが前記第１のFETのゲートに接
続されゲートとソースに第１の低位側電源が印加される
第２のFETと、ドレインを電流供給端としゲートが前記
第１のFETのゲートに接続されソースに第２の低位側電
源が印加される第３のFETとを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、FTE101,102,103及び抵抗106,10
7により本発明の定電流供給回路を構成しており、更
に、FET104,105により差動論理の出力回路を構成し、出
力端子111,112を終端抵抗（図示せず）を介して終端す
ることにより、終端電位が高レベルで終端抵抗の値とFE
T103の供する電流により決まる振幅の出力レベルが得ら
れる。
7により本発明の定電流供給回路を構成しており、更
に、FET104,105により差動論理の出力回路を構成し、出
力端子111,112を終端抵抗（図示せず）を介して終端す
ることにより、終端電位が高レベルで終端抵抗の値とFE
T103の供する電流により決まる振幅の出力レベルが得ら
れる。
いま、FETのしきい値ＶTが設計値から負側にずれたと
すると、FET102のゲート・ソース間電圧ＶGSは0Vと一定
であるため、流れる電流は増加する。従って、抵抗106
による電圧降下が増加し、FET101のゲート・ソース間電
圧ＶGSは設計値から減少するため、FET101のドレイン・
ソース間電圧ＶDSはしきい値ＶTの変化に対し、極めて
敏感に大きくなり節点115の電位が下る。
すると、FET102のゲート・ソース間電圧ＶGSは0Vと一定
であるため、流れる電流は増加する。従って、抵抗106
による電圧降下が増加し、FET101のゲート・ソース間電
圧ＶGSは設計値から減少するため、FET101のドレイン・
ソース間電圧ＶDSはしきい値ＶTの変化に対し、極めて
敏感に大きくなり節点115の電位が下る。
一方、FET103はしきい値ＶTが負側にずれたため、電
流が設計値よりも増加する傾向にあるが、上述のように
節点115の電位、即ち、FET103のゲート電位が下るた
め、FET101,102及び抵抗106,107のサイズを所定値に設
定することで、しきい値ＶTが負側にずれた影響を相殺
することができ、FET103に流れる電流を設計値どおりに
保つことができる。
流が設計値よりも増加する傾向にあるが、上述のように
節点115の電位、即ち、FET103のゲート電位が下るた
め、FET101,102及び抵抗106,107のサイズを所定値に設
定することで、しきい値ＶTが負側にずれた影響を相殺
することができ、FET103に流れる電流を設計値どおりに
保つことができる。
この結果、出力端子111,112での出力振幅は一定に保
たれ、しきい値ＶTに対し安定した出力レベルが得られ
る。
たれ、しきい値ＶTに対し安定した出力レベルが得られ
る。
逆に、しきい値ＶTが設計値から正側にずれると、FET
102に流れる電流が減少してFET101のゲート・ソース間
電圧ＶGSが減少し、節点115の電位が下るためFET103に
流れる電流を設計値どおりに保つことが可能である。
102に流れる電流が減少してFET101のゲート・ソース間
電圧ＶGSが減少し、節点115の電位が下るためFET103に
流れる電流を設計値どおりに保つことが可能である。
一例を示すと、FET101,102,103をすべて同一サイズと
し、抵抗107を1kΩ、抵抗106を約60Ωとし、ＶT＝0.5V
を設計中心としたときしきい値ＶTが±0.3Vずれると、
前述した第４図の定電流供給回路では供給電流は設計値
に対し約20％変動するが、第１の実施例では１％以下に
抑えることができる。
し、抵抗107を1kΩ、抵抗106を約60Ωとし、ＶT＝0.5V
を設計中心としたときしきい値ＶTが±0.3Vずれると、
前述した第４図の定電流供給回路では供給電流は設計値
に対し約20％変動するが、第１の実施例では１％以下に
抑えることができる。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、第２の実施例ではFET203,204,2
05,206及びダイオード208によりBFL（Buffered FET Log
ic）回路を形成し、そのレベルシフト部の定電流源をFE
T201,202,203及び抵抗207により構成している。
05,206及びダイオード208によりBFL（Buffered FET Log
ic）回路を形成し、そのレベルシフト部の定電流源をFE
T201,202,203及び抵抗207により構成している。
第２の実施例では、上述した第１図の第１の実施例と
同様に理由により、しきい値ＶTが設計値からずれてもF
ET203に流れる電流を一定に保つことが可能なため、遅
延時間及びノイズマージンをしきい値ＶTによらず一定
とすることができる利点がある。なお、上述した実施例
において低位側電源端子の電位は同一電位でも本発明を
適用できる。
同様に理由により、しきい値ＶTが設計値からずれてもF
ET203に流れる電流を一定に保つことが可能なため、遅
延時間及びノイズマージンをしきい値ＶTによらず一定
とすることができる利点がある。なお、上述した実施例
において低位側電源端子の電位は同一電位でも本発明を
適用できる。
以上説明したように本発明は、定電流供給用のFETの
ゲート電位をしきい値が設計値から負側にシフトした時
は下り、正側にシフトした時は上るようにすることによ
り、しきい値が設計値からずれても設計値どおりの安定
した定電流を供給できる効果がある。
ゲート電位をしきい値が設計値から負側にシフトした時
は下り、正側にシフトした時は上るようにすることによ
り、しきい値が設計値からずれても設計値どおりの安定
した定電流を供給できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図及び第４図はそれぞ
れ従来の定電流供給回路の第１及び第２の例の回路図で
ある。 101〜105,201〜206,301,304……FET、106,107,207,305
……抵抗、208……ダイオード、108〜110,211〜214,30
2,308……電源端子、111,112,210……出力端子、113,11
4,209,307……入力端子、115,215……節点、303,306…
…電流供給端子。
明の第２の実施例の回路図、第３図及び第４図はそれぞ
れ従来の定電流供給回路の第１及び第２の例の回路図で
ある。 101〜105,201〜206,301,304……FET、106,107,207,305
……抵抗、208……ダイオード、108〜110,211〜214,30
2,308……電源端子、111,112,210……出力端子、113,11
4,209,307……入力端子、115,215……節点、303,306…
…電流供給端子。
Claims (1)
- 【請求項１】ドレインに高位側電源が印加されゲートが
第１の抵抗を介してソースに接続される第１のFETと、
ドレインが前記第１のFETのゲートに接続されゲートと
ソースに第１の低位側電源が印加される第２のFETと、
ドレインを電流供給端としゲートが前記第１のFETのゲ
ートに接続されソースに第２の低位側電源が印加される
第３のFETとを有することを特徴とする定電流供給回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107029A JP2701312B2 (ja) | 1988-04-27 | 1988-04-27 | 定電流供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107029A JP2701312B2 (ja) | 1988-04-27 | 1988-04-27 | 定電流供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276215A JPH01276215A (ja) | 1989-11-06 |
| JP2701312B2 true JP2701312B2 (ja) | 1998-01-21 |
Family
ID=14448712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107029A Expired - Lifetime JP2701312B2 (ja) | 1988-04-27 | 1988-04-27 | 定電流供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701312B2 (ja) |
-
1988
- 1988-04-27 JP JP63107029A patent/JP2701312B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276215A (ja) | 1989-11-06 |
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