JPS58114237A - 全加算器 - Google Patents
全加算器Info
- Publication number
- JPS58114237A JPS58114237A JP56212885A JP21288581A JPS58114237A JP S58114237 A JPS58114237 A JP S58114237A JP 56212885 A JP56212885 A JP 56212885A JP 21288581 A JP21288581 A JP 21288581A JP S58114237 A JPS58114237 A JP S58114237A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- differential transistor
- input
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5013—Half or full adders, i.e. basic adder cells for one denomination using algebraic addition of the input signals, e.g. Kirchhoff adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4806—Cascode or current mode logic
Landscapes
- General Physics & Mathematics (AREA)
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- Algebra (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は全加算器に関し、回路構成が簡単で素子数の少
ない全加算器を実現することを目的とするＯ ディジタル信号処理においては使い易さから一般には２
進数が用いられている。２進数で表゛現した場合全加算
器は３人力２出力であシ、表１にその真理値表を示す。
ない全加算器を実現することを目的とするＯ ディジタル信号処理においては使い易さから一般には２
進数が用いられている。２進数で表゛現した場合全加算
器は３人力２出力であシ、表１にその真理値表を示す。
ここで、Ｘ、Ｙは入力信号、Ｃｉは桁上げ入力信号、Ｓ
は和出力、Ｃｏは桁上げ出力信号である。
は和出力、Ｃｏは桁上げ出力信号である。
表−１より、ＳおよびＣｏの論理式は、ｖｏ＝Ａ−ｘ
−ｔａ；＞ ＋ｘ−ｙ −ＣＬ ＋Ｘ−Ｙ 拳Ｃｉ ＋
Ｘ−Ｙ−Ｃｉ −（２）号である。− 表−１および式（１） 、 （２１から判かるように、
全加算器の動作は、３人力の内１つ又は全部がオンの場
合和出力信号を、２つ又は全部がオンの場合桁上げ出力
信号を出力するものである。
−ｔａ；＞ ＋ｘ−ｙ −ＣＬ ＋Ｘ−Ｙ 拳Ｃｉ ＋
Ｘ−Ｙ−Ｃｉ −（２）号である。− 表−１および式（１） 、 （２１から判かるように、
全加算器の動作は、３人力の内１つ又は全部がオンの場
合和出力信号を、２つ又は全部がオンの場合桁上げ出力
信号を出力するものである。
第１図は従来のＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄＬｏｇ ｉ ｃ ）を用い・た全加算器であり、
式（１） 、 （２＋を次の様に簡略化している。
ｌｅｄＬｏｇ ｉ ｃ ）を用い・た全加算器であり、
式（１） 、 （２＋を次の様に簡略化している。
Ｓ−Ｘ必Ｙ■Ｃｉ （３）Ｃｏ＝
Ｘ−Ｙ ＋Ｃｉ （Ｘ■Ｙ） −（４）ここで■
は排他論理和を表す記号である。
Ｘ−Ｙ ＋Ｃｉ （Ｘ■Ｙ） −（４）ここで■
は排他論理和を表す記号である。
第１図は式（３） 、 （４）をＥＣＬで具体化した回
路であり、トランジスタ０１〜Ｑ１Ｂはそれぞれ差動対
を構成しており、抵抗Ｒ１〜Ｒ４は負荷抵抗、Ｉ１゜Ｉ
２は定電流回路である。ダイオードＤ１〜Ｄ３はレベル
シフト用ダイ、オードであり、■１〜ｖ３は各入力信号
Ｘ 、 Ｙ 、 Ｃｉに対応した基準電圧である。
路であり、トランジスタ０１〜Ｑ１Ｂはそれぞれ差動対
を構成しており、抵抗Ｒ１〜Ｒ４は負荷抵抗、Ｉ１゜Ｉ
２は定電流回路である。ダイオードＤ１〜Ｄ３はレベル
シフト用ダイ、オードであり、■１〜ｖ３は各入力信号
Ｘ 、 Ｙ 、 Ｃｉに対応した基準電圧である。
式（３） 、 （４）はプール代数的には非常に簡略化
されたものとなっておシ、２進数で全加算器を構成する
には第１図に示す回路構成をさらに簡略化することは困
難である。
されたものとなっておシ、２進数で全加算器を構成する
には第１図に示す回路構成をさらに簡略化することは困
難である。
ディジタル回路を構成する場合、２進数が一般に用いら
れるのは、取扱う信号が２進数の場合が多く、入出力イ
ンターフェイスを不要とするためである。しかしながら
、全加算器を構成する場合、例えば乗算器のように何段
もの全加算器を直列に接続する場合には、段間の信号形
式は独自のものでもさしされりがない。
れるのは、取扱う信号が２進数の場合が多く、入出力イ
ンターフェイスを不要とするためである。しかしながら
、全加算器を構成する場合、例えば乗算器のように何段
もの全加算器を直列に接続する場合には、段間の信号形
式は独自のものでもさしされりがない。
本発明はこのような検討に鑑み、従来の２進数とは異っ
た信号形式とすることにより構成の簡単な全加算器を実
現する電のである。
た信号形式とすることにより構成の簡単な全加算器を実
現する電のである。
本発明は、入出力信号を電流入力、電流出力として全加
算器を構成するものであり、その一実施例の回路構成を
第２図に示す。
算器を構成するものであり、その一実施例の回路構成を
第２図に示す。
全加算器の動作は前述のように３人力のいづれか１つ又
は全部が入力された場合に和出力信号を、２つ又は全部
が入力された場合に桁上げ出力信号を出力するものであ
る。入力信号Ｘ 、 Ｙ 、 Ｃｉは電流入力であシ、
この入力を抵抗Ｒ６により電圧に変換する。入力信号は
３種類であるので全て同一電流とすると、抵抗Ｒ５によ
り変換された端子ａの電圧値は第３図に示すように４種
類の値を取りうる。それぞれの電圧値を図に示すように
０゜１．２．３とし、この電圧をトランジスタＱ２゜と
Ｑ２１．Ｑ２２とＱ２３・Ｑ２４と０２５およびＱ２６
と０２□で構成される差動スイッチの一方のペースへダ
イオードＤ４〜Ｄ６を介して印加する。差動スイッチの
他方のベースには第３図に示すように４値の電圧０，１
，２．３の中間に位置する電圧ｖ ｖ ｖ をダイオー
ドＤ７〜Ｄ９を介して印加１ ν ２＋ ３ する。Ｄ４〜Ｄ９はトランジスタＱ２４．Ｑ２２を飽和
させないだめのレベルシフト用′ダイオードである。
は全部が入力された場合に和出力信号を、２つ又は全部
が入力された場合に桁上げ出力信号を出力するものであ
る。入力信号Ｘ 、 Ｙ 、 Ｃｉは電流入力であシ、
この入力を抵抗Ｒ６により電圧に変換する。入力信号は
３種類であるので全て同一電流とすると、抵抗Ｒ５によ
り変換された端子ａの電圧値は第３図に示すように４種
類の値を取りうる。それぞれの電圧値を図に示すように
０゜１．２．３とし、この電圧をトランジスタＱ２゜と
Ｑ２１．Ｑ２２とＱ２３・Ｑ２４と０２５およびＱ２６
と０２□で構成される差動スイッチの一方のペースへダ
イオードＤ４〜Ｄ６を介して印加する。差動スイッチの
他方のベースには第３図に示すように４値の電圧０，１
，２．３の中間に位置する電圧ｖ ｖ ｖ をダイオー
ドＤ７〜Ｄ９を介して印加１ ν ２＋ ３ する。Ｄ４〜Ｄ９はトランジスタＱ２４．Ｑ２２を飽和
させないだめのレベルシフト用′ダイオードである。
Ｉ３．Ｉ４は定電流回路であり、その電流値は等しくし
ておく。ｖｃｃは正電圧、ｖＥＥは負電圧印加端子であ
る。
ておく。ｖｃｃは正電圧、ｖＥＥは負電圧印加端子であ
る。
入力信号Ｘ 、 Ｙ 、 Ｃｉが全てオフの場合、端子
ａの電圧値は第３図に示す０となシ、この状態ではトラ
ンジスタＱ２１．Ｑ２３．Ｑ２５．Ｑ２□はオフとなり
、Ｑ２゜、Ｑ２２．Ｑ２４．Ｑ２６がオンとなり、和信
号（Ｓ）２桁上げ信号（ＣＯ）共電流は出力されない。
ａの電圧値は第３図に示す０となシ、この状態ではトラ
ンジスタＱ２１．Ｑ２３．Ｑ２５．Ｑ２□はオフとなり
、Ｑ２゜、Ｑ２２．Ｑ２４．Ｑ２６がオンとなり、和信
号（Ｓ）２桁上げ信号（ＣＯ）共電流は出力されない。
ここで入出力信号がオフとは入出力端子に電流が流れて
いない状態を示し、オンとは電流が流れている状態を示
すものである。入力信号の１つがオンの場合、ａ点の電
圧値は第３図１となり、この状態ではトランジスタＱ２
ｏ、Ｑ２２．Ｑ２４．Ｑ２□がオンとなりＱ２１ｔ Ｑ
２３ＩＱ２５１Ｑ２６がオフであるので和信号（Ｓ）に
Ｑ２２．Ｑ２４．Ｑ２□を通って電流Ｉ４が出力される
。
いない状態を示し、オンとは電流が流れている状態を示
すものである。入力信号の１つがオンの場合、ａ点の電
圧値は第３図１となり、この状態ではトランジスタＱ２
ｏ、Ｑ２２．Ｑ２４．Ｑ２□がオンとなりＱ２１ｔ Ｑ
２３ＩＱ２５１Ｑ２６がオフであるので和信号（Ｓ）に
Ｑ２２．Ｑ２４．Ｑ２□を通って電流Ｉ４が出力される
。
入力信号の２つがオンの場合、ａ点の電圧値は第３図に
示す２となり、トランジスタＱ２１．Ｑ２２゜Ｑ２５Ｉ
Ｑ２７がオ’−０２０ＩＱ２３１０２４１Ｑ２６がオフ
となって桁上げ信号（Ｃｏ）に０２１を通って電流１１
が出力され、和信号（Ｓ）はオフとなる。入力信号の全
てがオンの場合、ａ点の電圧値は第３図３となり、トラ
ンジスタＱ２１．Ｑ２３．Ｑ２．、Ｑ２□がオンＱ２゜
、Ｑ２２．Ｑ２４．Ｑ２６がオフとなって和信号（Ｓ）
に０２３を通って電流１４が出力され、桁上げ信号（Ｃ
ｏ）にもＱ２１を通って電流Ｉ３が出力されるＯ すと表−２の様になる。
示す２となり、トランジスタＱ２１．Ｑ２２゜Ｑ２５Ｉ
Ｑ２７がオ’−０２０ＩＱ２３１０２４１Ｑ２６がオフ
となって桁上げ信号（Ｃｏ）に０２１を通って電流１１
が出力され、和信号（Ｓ）はオフとなる。入力信号の全
てがオンの場合、ａ点の電圧値は第３図３となり、トラ
ンジスタＱ２１．Ｑ２３．Ｑ２．、Ｑ２□がオンＱ２゜
、Ｑ２２．Ｑ２４．Ｑ２６がオフとなって和信号（Ｓ）
に０２３を通って電流１４が出力され、桁上げ信号（Ｃ
ｏ）にもＱ２１を通って電流Ｉ３が出力されるＯ すと表−２の様になる。
表−２
こめ様に、本発明では、入出力信号を電流入力。
電流出力とし、入力電流を４値の電圧に変換して、各基
準電圧と比較スイッチする方式とすることにより、非常
に簡単な回路構成で素子数の少ない全加算器を実現でき
る。したがって乗算器の様に何段もの全加算器を必要と
するシステムを集積回路化する場合、チップサイズを小
さくすることができ、又素子数が少ないので歩留りも向
上する。
準電圧と比較スイッチする方式とすることにより、非常
に簡単な回路構成で素子数の少ない全加算器を実現でき
る。したがって乗算器の様に何段もの全加算器を必要と
するシステムを集積回路化する場合、チップサイズを小
さくすることができ、又素子数が少ないので歩留りも向
上する。
第１図は従来の全加算器の回路構成図、第２図は本発明
の一実施例の全加算器の回路構成図、第３図は第２図に
おける電圧レベルの説明図である。 Ｘ 、 Ｙ 、 Ｃｉ・・・・・・電流入力、Ｒ・・・
・・・抵抗、Ｑ −Ｑ ・・・・・・トランジス
タ、Ｄ４〜Ｄ９・・・・・２ｏ ２７ ダイオード、■３．Ｉ４・・・・・・定電流、Ｓ・・・
・・・和信号、Ｃｏ・・・・・・桁上げ信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＼ Ｅｔ 第３ｆｌ！Ｊ
の一実施例の全加算器の回路構成図、第３図は第２図に
おける電圧レベルの説明図である。 Ｘ 、 Ｙ 、 Ｃｉ・・・・・・電流入力、Ｒ・・・
・・・抵抗、Ｑ −Ｑ ・・・・・・トランジス
タ、Ｄ４〜Ｄ９・・・・・２ｏ ２７ ダイオード、■３．Ｉ４・・・・・・定電流、Ｓ・・・
・・・和信号、Ｃｏ・・・・・・桁上げ信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ＼ Ｅｔ 第３ｆｌ！Ｊ
Claims (2)
- （１）オン、オフの２値の状態を持つ３つの電流入力信
号と、前記３つの電流入力信号を加算し４値の状態を取
る電圧信号に変換する手段と、前記４値の状態を取る電
圧信号と第１の基準電圧を比較し桁上げ信号を得る手段
と、前記４値の状態を取る電圧信号と前記第１の基準電
圧および第２．第３の基準電圧とを比較し和信号を得る
手段とを備えることを特徴とする全加算器。 - （２）オン、オフの２値の状態を持つ３つの電流入力は
、一方が直流電圧源に接続された第１の抵抗に接続され
この接続点は共通エミッタが定電流回路に接続された第
１の差動トランジスタ対の一方のベースおよび第２の差
動トランジスタ対の一方のベースに接続されると共に、
一方のコレクタが前記第２の差動トランジスタ対の共通
エミッタに接続された第３の差動トランジスタ対の一方
のベースおよび一方のコレクタが前記第３の差動トラン
ジスタの共通エミッタに接続されかつ他方のコレクタが
前記第２の差動トランジスタ対の一方のコレクタに接続
されると共に共通エミッタが定電流回路に接続された第
４の差動トランジスタ対の一方のベースにそれぞれ第１
および第２のレベルシフト回路を介して接続され、前記
第１の差動トランジスタ対の他方のベースは第１の基準
電圧が接続され、前記第２．第３および第４の差動トラ
ンジスタ対の他方のベースには前記第１の基準電圧およ
び第２．第３の基準電圧が接続やれることを特徴とする
特許請求の範囲第１項に記載の全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212885A JPS58114237A (ja) | 1981-12-28 | 1981-12-28 | 全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212885A JPS58114237A (ja) | 1981-12-28 | 1981-12-28 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114237A true JPS58114237A (ja) | 1983-07-07 |
Family
ID=16629865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212885A Pending JPS58114237A (ja) | 1981-12-28 | 1981-12-28 | 全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247733A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| JPS6457385A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Adding circuit |
-
1981
- 1981-12-28 JP JP56212885A patent/JPS58114237A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247733A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| JPS6457385A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Adding circuit |
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