JPS5937894B2 - 集積論理回路装置 - Google Patents
集積論理回路装置Info
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- JPS5937894B2 JPS5937894B2 JP53051642A JP5164278A JPS5937894B2 JP S5937894 B2 JPS5937894 B2 JP S5937894B2 JP 53051642 A JP53051642 A JP 53051642A JP 5164278 A JP5164278 A JP 5164278A JP S5937894 B2 JPS5937894 B2 JP S5937894B2
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- JP
- Japan
- Prior art keywords
- gates
- circuit
- gate
- inputs
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は論理素子としてＩ２Ｌゲートを用いた集積論
理回路装置に関する。
理回路装置に関する。
Ｉ”Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ）ゲートはバイポーラトランジスタを集積し
て得られる論理素子で、その等何回路は第１図のように
表わされる。
Ｌｏｇｉｃ）ゲートはバイポーラトランジスタを集積し
て得られる論理素子で、その等何回路は第１図のように
表わされる。
インパーク用ｎｐｎ トランジスタＴ１は、ｎ型エピタ
キシャル層をエミッタとし、その中ｌこＰ型ベース層を
拡散形成し、Ｐ型ベース層内にｎ＋型コレクタ層を拡散
形成して得られるもので、通常のプレーナ型バイポーラ
トランジスタとはエミッタとコレクタを逆にしたいわゆ
る逆構造バイポーラトランジスタとなっている。
キシャル層をエミッタとし、その中ｌこＰ型ベース層を
拡散形成し、Ｐ型ベース層内にｎ＋型コレクタ層を拡散
形成して得られるもので、通常のプレーナ型バイポーラ
トランジスタとはエミッタとコレクタを逆にしたいわゆ
る逆構造バイポーラトランジスタとなっている。
インジェクタ用ｐｎｐトランジスタＴ２は、通常インバ
ータ用トランジスタＴ２のベース、エミッタをそれぞれ
コレクタ、ベースとして共有するラテラルトランジスタ
で構成されろ。
ータ用トランジスタＴ２のベース、エミッタをそれぞれ
コレクタ、ベースとして共有するラテラルトランジスタ
で構成されろ。
即ち、インジェクタ用トランジスタＴ２は、インバータ
Ｔ１を作るｎ型エピタキシャル層内１こインバータ用ト
ランジスタＴ１のＰ型ベース層ｌこ近接してこれと同じ
Ｐ型のエミッタ（これをインジェクタと称する）を形成
するだけで、インバータ用トランジスタＴ１との間に何
ら素子分離を要せず作られる。
Ｔ１を作るｎ型エピタキシャル層内１こインバータ用ト
ランジスタＴ１のＰ型ベース層ｌこ近接してこれと同じ
Ｐ型のエミッタ（これをインジェクタと称する）を形成
するだけで、インバータ用トランジスタＴ１との間に何
ら素子分離を要せず作られる。
このようなＩ２Ｌゲートを以下の説明では第２図の記号
で示すことｌこする。
で示すことｌこする。
本発明者は先ｌこ、上記のような■２Ｌゲートを用いて
簡単に構成できるＤ型フリップフロップ類似の論理回路
を提案した（特願昭５ｌ− １５０１９８）。
簡単に構成できるＤ型フリップフロップ類似の論理回路
を提案した（特願昭５ｌ− １５０１９８）。
その構成を第３図に示す。即ち、第１１第２のゲートＧ
１．Ｇ２の出力をそれぞれ第２、第１のゲートＧ２．Ｇ
１の入力ｌこ接続し、第３、第４のゲートＧ３．Ｇ４の
出力をそれぞれ第４、第３のゲートＧ、、Ｇ３の入力に
接続し、かつ第１１第２のゲートＧ１．Ｇ２の出力をそ
れぞれ第３、第４のゲートＧ３．Ｇ４の入力に接続して
第１１第２ノケートＧ１．Ｇ２の入力ｌこクロックパル
スＣＰを、第３、第４のゲートＧ３．Ｇ４の入力にこれ
と逆相のクロックパルスＣＰを供給するようｌこしたも
のである。
１．Ｇ２の出力をそれぞれ第２、第１のゲートＧ２．Ｇ
１の入力ｌこ接続し、第３、第４のゲートＧ３．Ｇ４の
出力をそれぞれ第４、第３のゲートＧ、、Ｇ３の入力に
接続し、かつ第１１第２のゲートＧ１．Ｇ２の出力をそ
れぞれ第３、第４のゲートＧ３．Ｇ４の入力に接続して
第１１第２ノケートＧ１．Ｇ２の入力ｌこクロックパル
スＣＰを、第３、第４のゲートＧ３．Ｇ４の入力にこれ
と逆相のクロックパルスＣＰを供給するようｌこしたも
のである。
出力波形は通常のＤ型フリップフロップと若干具なるが
、はゾ類似の動作をより高周波までさせることができる
。
、はゾ類似の動作をより高周波までさせることができる
。
この第３図の回路ｌこおいて、第３、第４のゲートＧ３
．Ｇ４の出力２それぞれ第２、第１のゲートＧ２．Ｇ１
に帰還すると、１／２分周回路を構成することができる
。
．Ｇ４の出力２それぞれ第２、第１のゲートＧ２．Ｇ１
に帰還すると、１／２分周回路を構成することができる
。
その分周回路の出力は第４図１こ示すようになり、デユ
−ティサイクルは５０％ではない。
−ティサイクルは５０％ではない。
デユーティサイクルを５０％ｌこするためにはいくつか
の工夫がなされるが、その一つ１こ、出力ｌこラッチ回
路をつける方法がある。
の工夫がなされるが、その一つ１こ、出力ｌこラッチ回
路をつける方法がある。
これを第５図１こ示す。第１〜第４のゲート０１〜Ｇ４
が分周回路１を構成し、第５、第６のゲートＧ６． Ｇ
６がラッチ回路２を構成する。
が分周回路１を構成し、第５、第６のゲートＧ６． Ｇ
６がラッチ回路２を構成する。
ゲートＧ７．Ｇ８はクロックパルスＣＰ、ＣＰを伝える
ためのゲートである。
ためのゲートである。
この発明は第５図の構成を基本とし、これをより高速ｌ
こ動作させるように改良を加えた集積論理回路装置を提
供することを目的とする。
こ動作させるように改良を加えた集積論理回路装置を提
供することを目的とする。
この発明においては、上記目的を達成するため、使用す
るＩ”Ｌゲートへの電流の供給の仕方ｌこ工夫を加える
。
るＩ”Ｌゲートへの電流の供給の仕方ｌこ工夫を加える
。
具体的には、ラッチ回路を構成するゲーテＧ５ 、Ｇ６
における電荷蓄積を少なくするようｌこ、これらのゲー
トＧ３．Ｇ６の供給電流を分周回路を構成するゲートＧ
１〜Ｇ４のそれＩこ比べて小さくする。
における電荷蓄積を少なくするようｌこ、これらのゲー
トＧ３．Ｇ６の供給電流を分周回路を構成するゲートＧ
１〜Ｇ４のそれＩこ比べて小さくする。
以下、この発明の詳細な説明する。
Ｉ２Ｌゲートｌこおいて動作速度を制限しているのは、
インバータ用トランジスタの蓄積電荷のはき出しに要す
る時間である。
インバータ用トランジスタの蓄積電荷のはき出しに要す
る時間である。
従って、はき出し電流を大きくする程、■２Ｌゲートの
動作は高速になる。
動作は高速になる。
第５図の回路の場合、分周動作をするゲートＧ１〜Ｇ４
の蓄積電荷をはき出すのは、クロックパルスを伝えるた
めのゲートＧ７．Ｇ８のコレクタである。
の蓄積電荷をはき出すのは、クロックパルスを伝えるた
めのゲートＧ７．Ｇ８のコレクタである。
従って、この回路の動作速度を上げる１こは、まずゲー
トＧ７．Ｇ８のコレクタ電流が大きくなるようにしなけ
ればならない。
トＧ７．Ｇ８のコレクタ電流が大きくなるようにしなけ
ればならない。
例えばゲートＧ７．Ｇ８のインジェクタからの供給電流
を他のゲート１こ比べて大きくすることはその一方法で
ある。
を他のゲート１こ比べて大きくすることはその一方法で
ある。
ゲートＧ７．Ｇ８の部分ｌこ通常のリニアトランジスタ
を用いれば更に有利である。
を用いれば更に有利である。
ところが、このようｌこした場合１こ別の問題が生ずる
。
。
即ち、分周回路１を構成するゲートＧ１〜Ｇ４の動作が
高速となっても、ラッチ回路２を構成するゲートｅ、ｊ
Ｇ６は高速にはならない。
高速となっても、ラッチ回路２を構成するゲートｅ、ｊ
Ｇ６は高速にはならない。
ゲートＧ５．Ｇ６の蓄積電荷をはき出すのがそれぞれゲ
ートＧ３．Ｇ４のコレクタだからである。
ートＧ３．Ｇ４のコレクタだからである。
つまり、ゲートＧ１〜Ｇ４が高速で動作しても、ゲート
Ｇ５゜Ｇ６がそれ１こ追従できなければ出力は得られな
い。
Ｇ５゜Ｇ６がそれ１こ追従できなければ出力は得られな
い。
そこでこの発明においては、ラッチ回路２を構成するゲ
ートＧ６． Ｇ６の供給電流を分周回路１を構成するゲ
ー ト０１〜Ｇ４のそれ１こ比べて小さくすることによ
り、ゲートＧ５ 、 Ｇｏでの電荷蓄積を少なくして、
ゲートＧ、 、 Ｇ、での高速の分周動作１こ見合った
ゲートＧ５．Ｇ６での高速のラッチ動作を行わせるよう
１こしたものである。
ートＧ６． Ｇ６の供給電流を分周回路１を構成するゲ
ー ト０１〜Ｇ４のそれ１こ比べて小さくすることによ
り、ゲートＧ５ 、 Ｇｏでの電荷蓄積を少なくして、
ゲートＧ、 、 Ｇ、での高速の分周動作１こ見合った
ゲートＧ５．Ｇ６での高速のラッチ動作を行わせるよう
１こしたものである。
この発明の具体的な実施例の模式的平面パターンを第６
図に示す。
図に示す。
Ｉ２Ｌゲート０１〜Ｇ８はそれぞれ第５図に対応する。
図１こおいては斜線を施した部分が各ゲートの入力端、
即ちインバータ用トランジスタのベース層であって、各
ベース層内の白ぬきの部分が出力端、即ちコレクタ層で
あり、また各ベース層に近接して配置された白枠の領域
がインジェクタ層である。
即ちインバータ用トランジスタのベース層であって、各
ベース層内の白ぬきの部分が出力端、即ちコレクタ層で
あり、また各ベース層に近接して配置された白枠の領域
がインジェクタ層である。
配線は実線で示している。
インジェクタ層は、各ゲート１こついて、できるだけ小
さい面積でベース層に対向する対向長をかせぐため、２
個ないし３個（こ分割して配置したところもある。
さい面積でベース層に対向する対向長をかせぐため、２
個ないし３個（こ分割して配置したところもある。
第５図の等価回路と異なる点は、ゲートＧ８１こクロッ
クパルスＣＰを入力し、その出力をゲ゛−トＧ７に入力
してクロックパルスＣＰを得ていることである。
クパルスＣＰを入力し、その出力をゲ゛−トＧ７に入力
してクロックパルスＣＰを得ていることである。
ゲートＱ８１こ人力されるクロックパルスＣＰはリニア
回路から出力され、電流もこのラインから供給されるの
で、ゲートＧ８１こはインジェクタを設けていない。
回路から出力され、電流もこのラインから供給されるの
で、ゲートＧ８１こはインジェクタを設けていない。
また、ゲートＧ６の出力に第５図には示してないゲート
Ｇ、を設けているが、これは次段の駆動を容易にするた
めのもので、その意味でこのゲートＧ、のコレクタ層を
大きくしている。
Ｇ、を設けているが、これは次段の駆動を容易にするた
めのもので、その意味でこのゲートＧ、のコレクタ層を
大きくしている。
第６図のレイアウトでの特徴は、分周回路１を構成する
ゲートＧ１〜Ｇ４のインジェクタ層のベース層ｌこ対す
る対向長１こ比べ、ラッチ回路２を構成するゲートＧ５
ｊ Ｇ６のそれを約ｌ／３１こ設定したことにある。
ゲートＧ１〜Ｇ４のインジェクタ層のベース層ｌこ対す
る対向長１こ比べ、ラッチ回路２を構成するゲートＧ５
ｊ Ｇ６のそれを約ｌ／３１こ設定したことにある。
これ１こより、ゲートＧ５ 、Ｇ ６では供給電流が小
さくなって電荷蓄積が少なく、その結果、ゲートＧ１〜
Ｇ４での高速の分周動作に追従してゲートＧ５．Ｇ６で
のラッチ動作が可能となる。
さくなって電荷蓄積が少なく、その結果、ゲートＧ１〜
Ｇ４での高速の分周動作に追従してゲートＧ５．Ｇ６で
のラッチ動作が可能となる。
ｒ、ｆｆ８．第６図の実施例では、インジェクタ層のベ
ース層との対向長を変えることで供給電流を異ならせた
が、インジェクタ層とベース層間の距離を変えることで
供給電流を異ならせても同じ効果が得られる。
ース層との対向長を変えることで供給電流を異ならせた
が、インジェクタ層とベース層間の距離を変えることで
供給電流を異ならせても同じ効果が得られる。
また、分周回路の出力波形整形のためのラッチ回路の供
給電源を減らすことで高速動作を確保するというこの発
明は、第５図の回路ｌこ限らず、これを基本とする全て
の回路に適用することが可能である。
給電源を減らすことで高速動作を確保するというこの発
明は、第５図の回路ｌこ限らず、これを基本とする全て
の回路に適用することが可能である。
第７図は１１５分周回路の例で、ゲート０１１〜Ｇ１４
，０２１〜Ｇ２４．０３１〜Ｇ３４の部分で１１５分周
の動作をし、その出力波形をゲートＧ５．Ｇ６からなる
ラッチ回路で整形して出力するものであり、この場合も
ゲーｔ−Ｇ５．Ｇ、の供給電流を他のゲートのそれより
小さくすることで高速動作が可能となる。
，０２１〜Ｇ２４．０３１〜Ｇ３４の部分で１１５分周
の動作をし、その出力波形をゲートＧ５．Ｇ６からなる
ラッチ回路で整形して出力するものであり、この場合も
ゲーｔ−Ｇ５．Ｇ、の供給電流を他のゲートのそれより
小さくすることで高速動作が可能となる。
第１図はＩ２Ｌゲートの等価回路図、第２図はその論理
記号を示す図、第３図は■２Ｌゲートを用いたＤ型フリ
ップフロップ類似の動作をする論理回路を示す図、第４
図はその出力波形を示す図、第５図はこの発明で対象と
する論理回路の基本構成を示す図、第６図はこの発明の
一実施例の模式的平面パターン、第７図はこの発明を適
用できる他の論理回路構成例を示す図である。 １・・・・・・分周回路、２・・・・・・ラッチ回路、
０１〜Ｇ８・ ・・・ＩＬケート。
記号を示す図、第３図は■２Ｌゲートを用いたＤ型フリ
ップフロップ類似の動作をする論理回路を示す図、第４
図はその出力波形を示す図、第５図はこの発明で対象と
する論理回路の基本構成を示す図、第６図はこの発明の
一実施例の模式的平面パターン、第７図はこの発明を適
用できる他の論理回路構成例を示す図である。 １・・・・・・分周回路、２・・・・・・ラッチ回路、
０１〜Ｇ８・ ・・・ＩＬケート。
Claims (1)
- １ インバータ用トランジスタとそのベース１こコレク
タを、エミッタｌこベースをそれぞれ接続したこれと相
補型のインジェクタ用トランジスタとからなるＩ”Ｌゲ
ートを集積して構成され、第１、第２のゲートの出力を
それぞれ第２、第１のゲートの入力に接続し、第３、第
４のゲ゛−トの出力をそれぞれ第４、第３のゲートの入
力に接続し、かつ第１、第２のゲートの出力をそれぞれ
第３、第４のゲートの入力に接続して、第１、第２のゲ
ートの入力にクロックパルスを、第３、第４のゲートの
入力１こ上記クロックパルスと逆相のクロックパルスを
それぞれ供給するように構成された回路を基本単位とす
る分周回路と、第５、第６めゲートの出力をそれぞれ第
６、第５の入力１こ接続して構成され、前記分周回路か
らの出力信号を入力してこの出力信号の波形を整形する
ラッチ回路とを有する集積論理回路装置ｌこ８いて、前
記ラッチ回路を構成する■２Ｌゲートの供給電流を前記
分周回路を構成するＩ２Ｌゲートのそれより小さくした
ことを特徴とする集積論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53051642A JPS5937894B2 (ja) | 1978-04-28 | 1978-04-28 | 集積論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53051642A JPS5937894B2 (ja) | 1978-04-28 | 1978-04-28 | 集積論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54143053A JPS54143053A (en) | 1979-11-07 |
| JPS5937894B2 true JPS5937894B2 (ja) | 1984-09-12 |
Family
ID=12892492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53051642A Expired JPS5937894B2 (ja) | 1978-04-28 | 1978-04-28 | 集積論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937894B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210687A (ja) * | 1988-06-29 | 1990-01-16 | Daihen Corp | 誘導加熱方法および装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553568B2 (ja) * | 1987-07-01 | 1996-11-13 | 松下電子工業株式会社 | 半導体集積装置 |
-
1978
- 1978-04-28 JP JP53051642A patent/JPS5937894B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210687A (ja) * | 1988-06-29 | 1990-01-16 | Daihen Corp | 誘導加熱方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54143053A (en) | 1979-11-07 |
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