JPS5831127B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5831127B2 JPS5831127B2 JP52125162A JP12516277A JPS5831127B2 JP S5831127 B2 JPS5831127 B2 JP S5831127B2 JP 52125162 A JP52125162 A JP 52125162A JP 12516277 A JP12516277 A JP 12516277A JP S5831127 B2 JPS5831127 B2 JP S5831127B2
- Authority
- JP
- Japan
- Prior art keywords
- gates
- gate
- logic circuit
- input
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は論理回路に関する。
この発明に係る論理回路は、論理素子としてI2上(I
ntegrated Injection Logic
)を用いた場合に特に効果が太きい。
ntegrated Injection Logic
)を用いた場合に特に効果が太きい。
そこで、以下の説明はI2上を例にして行なう。
I2上は最近開発された論理素子で、特価回路で示すと
第1図のように表わされる。
第1図のように表わされる。
即ち、インバータ用NPN トランジスタT1と、この
トランジスタT1のベースにコレクタを、エミッタにベ
ースを接続したインジェクタ用PNP I−ランジスタ
T2とから構成される。
トランジスタT1のベースにコレクタを、エミッタにベ
ースを接続したインジェクタ用PNP I−ランジスタ
T2とから構成される。
インバータ用トランジスタT1は通常のプレーナ1・ト
ランジスタにおけるエミッタとコレクタを逆にしたいわ
ゆる逆構造パーティカルトランジスタにより構成され、
インジェクタ用トランジスタT2はそのコレクタ、ベー
スをそれぞれインバータ用トランジスタT1のベースエ
ミッタと共用する形でラテラル構造のトランジスタとし
て構成される。
ランジスタにおけるエミッタとコレクタを逆にしたいわ
ゆる逆構造パーティカルトランジスタにより構成され、
インジェクタ用トランジスタT2はそのコレクタ、ベー
スをそれぞれインバータ用トランジスタT1のベースエ
ミッタと共用する形でラテラル構造のトランジスタとし
て構成される。
そして、インジェクタ用トランジスタT2のエミッタに
外部電源VERを印加してこのトランジスタT2を介し
てインバータ用トランジスタT1のベースに電荷を供給
することにより論理動作を行わせるものである。
外部電源VERを印加してこのトランジスタT2を介し
てインバータ用トランジスタT1のベースに電荷を供給
することにより論理動作を行わせるものである。
第1図の例ではインバータ用トランジスタT1をマルチ
コレクタ形式として2個の出力端CUT1.CUT2を
設け、また3個の入力端IN1〜■N3を設けており、
この■2Lの記号を以下の説明では第2図のように表わ
すことにする。
コレクタ形式として2個の出力端CUT1.CUT2を
設け、また3個の入力端IN1〜■N3を設けており、
この■2Lの記号を以下の説明では第2図のように表わ
すことにする。
集積回路において多用される回路の一つに分周回路があ
る。
る。
これは通常第3図に示すようなり型フリップフロップ(
以下FFと示す)回路を基本として構成される。
以下FFと示す)回路を基本として構成される。
第3図において、CPはこのFFを動かすクロックパル
ス、Dは入力、Qは出力、Qは反転出力を意味する。
ス、Dは入力、Qは出力、Qは反転出力を意味する。
この回路を基本にして±分周回路を構成すると第4図の
ようになる。
ようになる。
即ちCPの上の周波数の出力がout端子にでて〈るの
である。
である。
一方、D型FFと同様な動作をする回路として、最近第
5図に示す回路が特願昭51−150198号として出
願されている。
5図に示す回路が特願昭51−150198号として出
願されている。
これは、第3図の回路に比べより高速で動作し、特に論
理素子としてI2上を用いた時、TTL、CMO8等に
比べより安定に動作するという特徴をもっている。
理素子としてI2上を用いた時、TTL、CMO8等に
比べより安定に動作するという特徴をもっている。
但し、第5図の回路を基本として奇数次の分周回路を構
成する場合は問題がある。
成する場合は問題がある。
例えば主骨周回路を構成しようとする時第3図と時と同
様の形にはできず、第6図のような形となる。
様の形にはできず、第6図のような形となる。
つまりゲートを1つ追加せねばならず、消費電力、集積
度の点で不利である。
度の点で不利である。
この発明の目的は特別なゲートの追加なしに、第5図の
回路を基本とした奇数次の分周回路の構成法を提供する
にある。
回路を基本とした奇数次の分周回路の構成法を提供する
にある。
この発明は基本回路(第5図)間のつなぎ方を工夫する
ことにより、追加ゲートを省略したものである。
ことにより、追加ゲートを省略したものである。
以下、本発明を一実施例により図面を用いながら説明す
る。
る。
第7図に示すように、ゲートG3の出力をゲートG8の
入力に接続したのがポイントであす、これがなければτ
分周回路と同じである。
入力に接続したのがポイントであす、これがなければτ
分周回路と同じである。
この配線によりG3の入力がHighレベルになった時
、たとえ、G7.G8の入力がそれぞれLow、Hig
hの状態にあったとしても、逆転してHi gh 、
L o wの状態になってし1う。
、たとえ、G7.G8の入力がそれぞれLow、Hig
hの状態にあったとしても、逆転してHi gh 、
L o wの状態になってし1う。
そしてこれにより正常なτ分周動作を行うことになる。
但し、この配線だけは第5図の回路の持つ高速動作とい
う特徴を充分に生かすことができず、第8図、さらには
第9図のような構成とするのが車重しい。
う特徴を充分に生かすことができず、第8図、さらには
第9図のような構成とするのが車重しい。
これにより、より高速で安定な分周回路とすることがで
きる。
きる。
その理由は、第7図の回路はCP大入力よりゲートG3
から得られる出力の遅延性により、CPが立ち下がる前
にゲートG8を論理動作せしめるのであるが、第8図、
第9図の回路はゲートG3の出力のみならず、CP大入
力よって動作するゲートG2の出力によってもゲートG
8が駆動されるので、動作的に前倒しとなり高速化が達
成され、又ゲートの遅延を利用する必要がないから動作
的に安定で、マージンを大きくとることができる。
から得られる出力の遅延性により、CPが立ち下がる前
にゲートG8を論理動作せしめるのであるが、第8図、
第9図の回路はゲートG3の出力のみならず、CP大入
力よって動作するゲートG2の出力によってもゲートG
8が駆動されるので、動作的に前倒しとなり高速化が達
成され、又ゲートの遅延を利用する必要がないから動作
的に安定で、マージンを大きくとることができる。
以上のように、この発明により、従来必要とされたゲー
トを省略することが可能となり、消費型力、集積度の点
で有利となる。
トを省略することが可能となり、消費型力、集積度の点
で有利となる。
この発明は百ばかりでなく、すべての奇数の分周回路に
適用する事■ ができる。
適用する事■ ができる。
例えば子分周回路を第7図と同様な接続法により構成す
ると第10図のようになる。
ると第10図のようになる。
なお、以上の説明はすべて論理素子としてI2上を用い
た場合を従べたが、TTL、CMO8等他の論理素子を
用いてもよい。
た場合を従べたが、TTL、CMO8等他の論理素子を
用いてもよい。
その場合には説明図の■2Lゲートを通常のNANDも
しくはNORゲートで置きかえればよい。
しくはNORゲートで置きかえればよい。
第1図は■2Lの基本構成を説明する回路図、第2図は
L2L向きに用いた論理ゲート図、第3図は従来知られ
たD型FF回路図、第4図は第3図の回路により構成さ
れた百分周回路図、第5図はD型FFと同様な動作をす
る新しい論理回路図、第6図は第5図の回路により構成
された百2周回路図、第1図は本発明により構成された
百分周回路図、第8図、第9図はより高速、安定に動作
すす るよう改良された本発明による百分周回路図、第10図
は本発明による百分周回路図である。
L2L向きに用いた論理ゲート図、第3図は従来知られ
たD型FF回路図、第4図は第3図の回路により構成さ
れた百分周回路図、第5図はD型FFと同様な動作をす
る新しい論理回路図、第6図は第5図の回路により構成
された百2周回路図、第1図は本発明により構成された
百分周回路図、第8図、第9図はより高速、安定に動作
すす るよう改良された本発明による百分周回路図、第10図
は本発明による百分周回路図である。
Claims (1)
- 【特許請求の範囲】 1 ナンドまたはノアゲートを4個用いて構成され、第
1、第2のゲートの入力にそれぞれ第2、第1のゲート
の出力を帰還し、第3、第4のゲートの入力にそれぞれ
第4、第3のゲ′−トの出力を帰還すると共に、前記第
1、第2のゲートの出力をそれぞれ前記第3、第4のゲ
ートに入力し、かつ前記第1、第2のゲートに入力する
クロックパルスと前記第3、第4のゲートに入力するク
ロックパルスを互に逆相とした論理回路を2個備え、第
1の論理回路の第3及び第4のゲート出力を第2の論理
回路の第1及び第2のゲートにそれぞれ入力し、前記第
1の論理回路の第3のゲートの出力を前記第2の論理回
路の第4のゲートに入力し前記第2の論理回路の第3の
ゲートの出力を前記第1の論理回路の第2のゲートに入
力し、前記第2の論理回路の第4のゲートの出力を前記
第1の論理回路の第1のゲートに入力すると共に、前記
第1の論理回路の第1及び第4のゲート出力端を接続し
て分周出力を得ることを特徴とする論理回路。 2 ナンドまたはノアゲートを4個用いて構成され、第
1、第2のゲートの入力にそれぞれ第2、第1のゲート
の出力を帰還し、第3、第4のゲートの入力にそれぞれ
第4、第3のゲ゛−トの出力を帰還すると共に、前記第
1、第2のゲートの出力をそれぞれ前記第3、第4のゲ
ートに入力し、かつ前記第1、第2のゲートに入力する
クロックパルスと前記第3、第4のゲートに入力するク
ロックパルスを互に逆相とした論理回路を3個備え、第
1の論理回路の第3及び第4のゲートの出力をそれぞれ
第2の論理回路の第1及び第2のゲートに入力しかつ前
記第2の論理回路の第3及び第4のゲートの出力をそれ
ぞれ第3の論理回路の第1及び第2のゲートに入力する
と共に、前記第1の論理回路の第3のゲートの出力を前
記第2の論理回路の第4のゲートに入力し、前記第3の
論理ゲートの第3及び第4のゲートの出力を各々前記第
1の論理ゲートの第2及び第1のゲートに入力しかつ前
記第3の論理ゲートの第2及び第3のゲートの出力端を
接続して分周出力を得ることを特徴とする論理回路。 3 第1の論理回路の第2及び第3のゲートの出力端が
接続されたことを特徴とする特許 の範囲第2項に記載した論理回路。 4 第1の論理回路の第3のゲートの出力を第3の論理
回路の第1のゲートに入力したことを特徴とする上記特
許請求の範囲第2項に記載した論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52125162A JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52125162A JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5459068A JPS5459068A (en) | 1979-05-12 |
JPS5831127B2 true JPS5831127B2 (ja) | 1983-07-04 |
Family
ID=14903400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52125162A Expired JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5831127B2 (ja) |
-
1977
- 1977-10-20 JP JP52125162A patent/JPS5831127B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5459068A (en) | 1979-05-12 |
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