JPS5831127B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5831127B2 JPS5831127B2 JP52125162A JP12516277A JPS5831127B2 JP S5831127 B2 JPS5831127 B2 JP S5831127B2 JP 52125162 A JP52125162 A JP 52125162A JP 12516277 A JP12516277 A JP 12516277A JP S5831127 B2 JPS5831127 B2 JP S5831127B2
- Authority
- JP
- Japan
- Prior art keywords
- gates
- gate
- logic circuit
- input
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/70—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is an odd number
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は論理回路に関する。
この発明に係る論理回路は、論理素子としてＩ２上（Ｉ
ｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）を用いた場合に特に効果が太きい。
ｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ
）を用いた場合に特に効果が太きい。
そこで、以下の説明はＩ２上を例にして行なう。
Ｉ２上は最近開発された論理素子で、特価回路で示すと
第１図のように表わされる。
第１図のように表わされる。
即ち、インバータ用ＮＰＮ トランジスタＴ１と、この
トランジスタＴ１のベースにコレクタを、エミッタにベ
ースを接続したインジェクタ用ＰＮＰ Ｉ−ランジスタ
Ｔ２とから構成される。
トランジスタＴ１のベースにコレクタを、エミッタにベ
ースを接続したインジェクタ用ＰＮＰ Ｉ−ランジスタ
Ｔ２とから構成される。
インバータ用トランジスタＴ１は通常のプレーナ１・ト
ランジスタにおけるエミッタとコレクタを逆にしたいわ
ゆる逆構造パーティカルトランジスタにより構成され、
インジェクタ用トランジスタＴ２はそのコレクタ、ベー
スをそれぞれインバータ用トランジスタＴ１のベースエ
ミッタと共用する形でラテラル構造のトランジスタとし
て構成される。
ランジスタにおけるエミッタとコレクタを逆にしたいわ
ゆる逆構造パーティカルトランジスタにより構成され、
インジェクタ用トランジスタＴ２はそのコレクタ、ベー
スをそれぞれインバータ用トランジスタＴ１のベースエ
ミッタと共用する形でラテラル構造のトランジスタとし
て構成される。
そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源ＶＥＲを印加してこのトランジスタＴ２を介し
てインバータ用トランジスタＴ１のベースに電荷を供給
することにより論理動作を行わせるものである。
外部電源ＶＥＲを印加してこのトランジスタＴ２を介し
てインバータ用トランジスタＴ１のベースに電荷を供給
することにより論理動作を行わせるものである。
第１図の例ではインバータ用トランジスタＴ１をマルチ
コレクタ形式として２個の出力端ＣＵＴ１．ＣＵＴ２を
設け、また３個の入力端ＩＮ１〜■Ｎ３を設けており、
この■２Ｌの記号を以下の説明では第２図のように表わ
すことにする。
コレクタ形式として２個の出力端ＣＵＴ１．ＣＵＴ２を
設け、また３個の入力端ＩＮ１〜■Ｎ３を設けており、
この■２Ｌの記号を以下の説明では第２図のように表わ
すことにする。
集積回路において多用される回路の一つに分周回路があ
る。
る。
これは通常第３図に示すようなり型フリップフロップ（
以下ＦＦと示す）回路を基本として構成される。
以下ＦＦと示す）回路を基本として構成される。
第３図において、ＣＰはこのＦＦを動かすクロックパル
ス、Ｄは入力、Ｑは出力、Ｑは反転出力を意味する。
ス、Ｄは入力、Ｑは出力、Ｑは反転出力を意味する。
この回路を基本にして±分周回路を構成すると第４図の
ようになる。
ようになる。
即ちＣＰの上の周波数の出力がｏｕｔ端子にでて〈るの
である。
である。
一方、Ｄ型ＦＦと同様な動作をする回路として、最近第
５図に示す回路が特願昭５１−１５０１９８号として出
願されている。
５図に示す回路が特願昭５１−１５０１９８号として出
願されている。
これは、第３図の回路に比べより高速で動作し、特に論
理素子としてＩ２上を用いた時、ＴＴＬ、ＣＭＯ８等に
比べより安定に動作するという特徴をもっている。
理素子としてＩ２上を用いた時、ＴＴＬ、ＣＭＯ８等に
比べより安定に動作するという特徴をもっている。
但し、第５図の回路を基本として奇数次の分周回路を構
成する場合は問題がある。
成する場合は問題がある。
例えば主骨周回路を構成しようとする時第３図と時と同
様の形にはできず、第６図のような形となる。
様の形にはできず、第６図のような形となる。
つまりゲートを１つ追加せねばならず、消費電力、集積
度の点で不利である。
度の点で不利である。
この発明の目的は特別なゲートの追加なしに、第５図の
回路を基本とした奇数次の分周回路の構成法を提供する
にある。
回路を基本とした奇数次の分周回路の構成法を提供する
にある。
この発明は基本回路（第５図）間のつなぎ方を工夫する
ことにより、追加ゲートを省略したものである。
ことにより、追加ゲートを省略したものである。
以下、本発明を一実施例により図面を用いながら説明す
る。
る。
第７図に示すように、ゲートＧ３の出力をゲートＧ８の
入力に接続したのがポイントであす、これがなければτ
分周回路と同じである。
入力に接続したのがポイントであす、これがなければτ
分周回路と同じである。
この配線によりＧ３の入力がＨｉｇｈレベルになった時
、たとえ、Ｇ７．Ｇ８の入力がそれぞれＬｏｗ、Ｈｉｇ
ｈの状態にあったとしても、逆転してＨｉ ｇｈ 、
Ｌ ｏ ｗの状態になってし１う。
、たとえ、Ｇ７．Ｇ８の入力がそれぞれＬｏｗ、Ｈｉｇ
ｈの状態にあったとしても、逆転してＨｉ ｇｈ 、
Ｌ ｏ ｗの状態になってし１う。
そしてこれにより正常なτ分周動作を行うことになる。
但し、この配線だけは第５図の回路の持つ高速動作とい
う特徴を充分に生かすことができず、第８図、さらには
第９図のような構成とするのが車重しい。
う特徴を充分に生かすことができず、第８図、さらには
第９図のような構成とするのが車重しい。
これにより、より高速で安定な分周回路とすることがで
きる。
きる。
その理由は、第７図の回路はＣＰ大入力よりゲートＧ３
から得られる出力の遅延性により、ＣＰが立ち下がる前
にゲートＧ８を論理動作せしめるのであるが、第８図、
第９図の回路はゲートＧ３の出力のみならず、ＣＰ大入
力よって動作するゲートＧ２の出力によってもゲートＧ
８が駆動されるので、動作的に前倒しとなり高速化が達
成され、又ゲートの遅延を利用する必要がないから動作
的に安定で、マージンを大きくとることができる。
から得られる出力の遅延性により、ＣＰが立ち下がる前
にゲートＧ８を論理動作せしめるのであるが、第８図、
第９図の回路はゲートＧ３の出力のみならず、ＣＰ大入
力よって動作するゲートＧ２の出力によってもゲートＧ
８が駆動されるので、動作的に前倒しとなり高速化が達
成され、又ゲートの遅延を利用する必要がないから動作
的に安定で、マージンを大きくとることができる。
以上のように、この発明により、従来必要とされたゲー
トを省略することが可能となり、消費型力、集積度の点
で有利となる。
トを省略することが可能となり、消費型力、集積度の点
で有利となる。
この発明は百ばかりでなく、すべての奇数の分周回路に
適用する事■ ができる。
適用する事■ ができる。
例えば子分周回路を第７図と同様な接続法により構成す
ると第１０図のようになる。
ると第１０図のようになる。
なお、以上の説明はすべて論理素子としてＩ２上を用い
た場合を従べたが、ＴＴＬ、ＣＭＯ８等他の論理素子を
用いてもよい。
た場合を従べたが、ＴＴＬ、ＣＭＯ８等他の論理素子を
用いてもよい。
その場合には説明図の■２Ｌゲートを通常のＮＡＮＤも
しくはＮＯＲゲートで置きかえればよい。
しくはＮＯＲゲートで置きかえればよい。
第１図は■２Ｌの基本構成を説明する回路図、第２図は
Ｌ２Ｌ向きに用いた論理ゲート図、第３図は従来知られ
たＤ型ＦＦ回路図、第４図は第３図の回路により構成さ
れた百分周回路図、第５図はＤ型ＦＦと同様な動作をす
る新しい論理回路図、第６図は第５図の回路により構成
された百２周回路図、第１図は本発明により構成された
百分周回路図、第８図、第９図はより高速、安定に動作
すす るよう改良された本発明による百分周回路図、第１０図
は本発明による百分周回路図である。
Ｌ２Ｌ向きに用いた論理ゲート図、第３図は従来知られ
たＤ型ＦＦ回路図、第４図は第３図の回路により構成さ
れた百分周回路図、第５図はＤ型ＦＦと同様な動作をす
る新しい論理回路図、第６図は第５図の回路により構成
された百２周回路図、第１図は本発明により構成された
百分周回路図、第８図、第９図はより高速、安定に動作
すす るよう改良された本発明による百分周回路図、第１０図
は本発明による百分周回路図である。
Claims (1)
- 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成され、第
１、第２のゲートの入力にそれぞれ第２、第１のゲート
の出力を帰還し、第３、第４のゲートの入力にそれぞれ
第４、第３のゲ′−トの出力を帰還すると共に、前記第
１、第２のゲートの出力をそれぞれ前記第３、第４のゲ
ートに入力し、かつ前記第１、第２のゲートに入力する
クロックパルスと前記第３、第４のゲートに入力するク
ロックパルスを互に逆相とした論理回路を２個備え、第
１の論理回路の第３及び第４のゲート出力を第２の論理
回路の第１及び第２のゲートにそれぞれ入力し、前記第
１の論理回路の第３のゲートの出力を前記第２の論理回
路の第４のゲートに入力し前記第２の論理回路の第３の
ゲートの出力を前記第１の論理回路の第２のゲートに入
力し、前記第２の論理回路の第４のゲートの出力を前記
第１の論理回路の第１のゲートに入力すると共に、前記
第１の論理回路の第１及び第４のゲート出力端を接続し
て分周出力を得ることを特徴とする論理回路。 ２ ナンドまたはノアゲートを４個用いて構成され、第
１、第２のゲートの入力にそれぞれ第２、第１のゲート
の出力を帰還し、第３、第４のゲートの入力にそれぞれ
第４、第３のゲ゛−トの出力を帰還すると共に、前記第
１、第２のゲートの出力をそれぞれ前記第３、第４のゲ
ートに入力し、かつ前記第１、第２のゲートに入力する
クロックパルスと前記第３、第４のゲートに入力するク
ロックパルスを互に逆相とした論理回路を３個備え、第
１の論理回路の第３及び第４のゲートの出力をそれぞれ
第２の論理回路の第１及び第２のゲートに入力しかつ前
記第２の論理回路の第３及び第４のゲートの出力をそれ
ぞれ第３の論理回路の第１及び第２のゲートに入力する
と共に、前記第１の論理回路の第３のゲートの出力を前
記第２の論理回路の第４のゲートに入力し、前記第３の
論理ゲートの第３及び第４のゲートの出力を各々前記第
１の論理ゲートの第２及び第１のゲートに入力しかつ前
記第３の論理ゲートの第２及び第３のゲートの出力端を
接続して分周出力を得ることを特徴とする論理回路。 ３ 第１の論理回路の第２及び第３のゲートの出力端が
接続されたことを特徴とする特許 の範囲第２項に記載した論理回路。 ４ 第１の論理回路の第３のゲートの出力を第３の論理
回路の第１のゲートに入力したことを特徴とする上記特
許請求の範囲第２項に記載した論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125162A JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125162A JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5459068A JPS5459068A (en) | 1979-05-12 |
| JPS5831127B2 true JPS5831127B2 (ja) | 1983-07-04 |
Family
ID=14903400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52125162A Expired JPS5831127B2 (ja) | 1977-10-20 | 1977-10-20 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831127B2 (ja) |
-
1977
- 1977-10-20 JP JP52125162A patent/JPS5831127B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5459068A (en) | 1979-05-12 |
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