DE2755714C3 - Logische Schaltung - Google Patents
Logische SchaltungInfo
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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Description
50
Die Frfindung betrifft eine logische Schaltung, bestehend aus einem ersten und einem zweiten über
Kreuz gekoppelten NAND/NOR-GIied und aus einem dritten und einem vierten über Kreuz gekoppelten
NAND/NOR-GIied, wobei ein Ausgang des ersten NANp/NORUGIiedes mit einem Eingang des dritten
ihiAND/NOR^Giiedes gekoppelt ist, ein erstes Taktsi- ,
gtläl den jeweiligen Eingängen des ersten und des
zweiten NAND/NOR-Gliedes zugeführt ist, weiter ein logisches Eingangssignal einem Eingang des ersten
NAND/NOR-öliedes zugeführt ist und ein zweites Taktsignal, dessen Phase im wesentlichen der Phase des
ersten Taktsjgnäls entgegengesetzt verläuft, einem Eingang des vierten NAND/NOR-Gliedes zugeführt ist.
Eine derartige logische Schaltung ist bereits aus der DE-OS 24 42 773 bekannt Die bekannte logische
Schaltung ist eine integrierte Master-Slave-Flipflopschaltung
in I2L-Auslegung mit Mehrfachkollektortransistorer.,
welche galvanisch verbunden sind. Bei dieser bekannten Schaltung sind zwei Taktsignale mit
unterschiedlicher Phase erforderlich, die zeitlich so aufeinander abgestimmt sein müssen, daß die Summe
aus Abfallzeit, Anstiegszeit und Abstand jedes Impulses des ersten Taktsignals vom folgenden Impuls des
zweiten Taktsignals kleiner ist als die Speicherzeit des jeweils in Sättigung befindlichen Transistors jedes
Master- bzw. Slave-Teiks.
Aus der DE-AS 23 09 080 ist eine Binär-Untersetzerstufe bekannt, die auf Eingangstaktimpulse anspricht
und Ausgangstaktimpulssignale mit der halben Frequenz der Eingangstaktimpulssignale erzeugt Diese
bekannte Binär-Untersetzerstufe weist Isolierschicht-Feldeffekttransistoren
mit drei Inverterstufen auf, von denen jede ein Paar invertierende Transistoren unterschiedlichen Kanaltyps enthält, deren Steueranschlüsse
mit dem Eingang verbunden sind und deren Source-Drain-Strecken in Reihe zwischen erste und
zweite Energieversorgungsklemmen geschaltet sind, wobei ein Punkt des Schaltkreises zwischen in Reihe
geschalteten Sourct Drain-Strecken der invertierenden Transistoren mit dem Ausgang verbunden ist und wobei
der Ausgang der ersten Inverterstufe mit dem Eingang der zweiten Inverterstufe, der Ausgang der zweiten
Inverterstufe mit dem Eingang der dritten Inverterstufe und der Ausgang der dritten Inverterstufe mit dem
Eingang der ersten Inverterstufe verbunden ist Bei dieser bekannten Binär-Untersetzerstufe soll die Aufgabe
gelöst werden, das Integrationsmuster bei der Ausbildung einer derartigen Binärzählstufe einfacher zu
gestalten. Diese bekannte Binär-Untersetzerstufp enthält keine über Kreuz gekoppelte NAND/NOR-Glieder.
Aus den US-PS 38 95 240 und 39 76 949 sind Flip-Flop-Schaltungen unter Verwendung von NAND-Gliedern
oder NOR-Gliedern bekannt, die jedoch nicht mit Hilfe einfacher Schaltungsverbindung als Frequenzteilerschaltung
arbeiten können.
Aus der Zeitschrift »Elektronik« Arbeitsblatt Nr. 47, 1970, ist eine Flip-Flop-Schaltung aus NAND-Gliedern
bekannt, wobei jedoch das erste und das zweite NAND-Glied nicht über Kreuz gekoppelt sind. Diese
bekannte Flip-Flop-Schaltung erhält auch kein Taktsignal für ein drittes und ein viertes NAND-Glied.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, die logische Schaltung der eingangs definierten
Art derart zu verbessern, daß sie eine verringerte Anzahl von Leitungsverbindungen aufweist und dadurch
sehr viel günstiger in integrierter Schaltungstechnik
ausgeführt werden kann.
Ausgehend von der logischen Schaltung der eingangs definierten Art wird diese Aufgabe erfindungsgemäß
dadurch gelöst, daß das zweite NAND/NOR-Gliccl
derart ausgebildet ist. daß eine Änderung des Ausgangssignals gegenüber einer Änderung des Ein'
gangssignals stärker verzögert wird als beim ersten NAND/NOR'Giied.
Die logische Schaltung nach der vorliegenden Er^
findürtg ist also derart ausgebildet, daß eine Veränderung
eines Ausgangssignals des zweiten NAND/ NOR-Gliedes zu einem späteren Zeitpunkt erscheint
als eine Änderung des Ausgangssignals des ersten MAND/NÖR-Gliedes. Aus diesem Gründe ist auch
bei der logischen Schaltung nach der Erfindung nur
ein Ausgangssignal ausreichend, wozu die Zahl der Eingangsanschlüsse im Vergleich zu den bekannten
Schaltungen reduziert werden kann.
Auch können sich bei der logischen Schaltung nach der vorliegenden Erfindung die Taktsignal
gegenseitig überlappen. Dies bedeutet wiederum, daß die Taktsignale auf sehr einfache Weise gewonnen
werden können.
Im einzelnen kann die Erfindung noch dadurch eine vorteilhafte Weiterbildung erfahren, daß das
dritte NAN D/NOR-Glied derart ausgebildet ist, daß eine Änderung des Au-rgangssignals dieses Gliedes
aufgrund einer Änderung des Eingangssignals stärker verzögert ist als beim vierten NAND/NOR-Glied
und daß der Ausgang des ersten NAND/NOR-Güedes mit einei.i Eingang des vierten NAND/NOR-Gliedes
gekoppelt ist.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen
der Erfindung ergeben sich aus den Patentansprüchen 3 bis 5.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es
zeigt
F i g. ί ein Schaltbild einer Ausführungsform einer
logischen Schaltung mit Merkmalen nach der Erfindung in Form eines Binärzählers,
Fig.2 eine graphische Darstellung beispielshafter
Wellenformen von Zeitsteuer- bzw. Taktimpulsen zur Verwendung bei der erfindungsgemäßen logischen
Schaltung,
F i g. 3 eine Reihe von ZeitsteuT- bzw. Taktdiagrammen
zur Erläuterung der Arbeitsweise der logischen Schaltung nach F i g. 1,
Fig.4 ein Äquivalentschaltbild für eine Form von
I2L-Torschaltungen,
F i g. 5 ein die Torschaltung nach F i g. 4 wiedergegebenes logisches Symbol,
F i g. 6 die 'ogische Schaltung nach F i g. 1, dargestellt
unter Verwendung des logischen Symbols von F i g. 5,
F i g. 7 ein Schaltbild einer anderen Ausführungsform der logischen Schaltung gemäß der Erfindung,
F i g. 8 eine Reihe von Zeitsteuer- bzw. Taktdiagrammen zur Erläuterung der Arbeitsweise der logischen
Schaltung rach F i g. 6,
F i g. 9 ein Schaltbild der Ausführungsform nach Fig. 7 unter Verwendung des logischen Symbols für
I2L-Torschaltungen,
Fig. 10 ein Schaltbild einer weiteren Ausführungsform
der Erfindung,
Fig. 11 -"ine Reihe vor Takt- bzw. Zeitsteuerdiagrammen
zur Erläuterung der Arbeitsweise der logischen Schaltung nach Fig. 10,
Fig. 12 ein Schaltbild der Schaltung nach Fig. 10 unter Verwendung des logischen Symbols von F i g. 5,
Fig. 13 ein Schaltbild eines unter Verwendung der
logischen Schaltungen nach Fig. 12 aufgebauten Binärzählers.
Fig. 14 ein Schaltbild noch einer weiteren Ausführungsform
der logischen Schaltung gemäß der Erfin-
Fig. 15 eine Rßihe van Takt- bzw. Zeitsteuerdiagrammen
zur Erläuterung der Arbeitsweise der Schaltung nach Fig. 14,
Fig. 16 eine Darstellung der Schaltung nach Fig. 14
unter Verwendung des heischen Symbols für PL-Torschaltungen und
F i g. 17 eine Abwandlung der Schaltung nach F i g. 16.
F i g. 1 veranschaulicht eine Ausführungsform einer logischen Schaltung gemäß der Erfindung, die grundsätzlich
aus vier NAND- oder NOR-Gliedern besteht. Bekanntlich entspricht das NAND-Glied im positiven
logischen System dem NOR-Glied im negativen logischen System. Gemäß Fi g. 1 sind vier NAND-Glieder
Gi 1 - Gu vorgesehen, doch können stattdessen auch
vier NOR-Glieder verwendet werden.
Gemäß Fig. 1 ist der Ausgang des ersten NAND-Glieds G11 mit einem Eingang des zweiten NAND-Glieds
G12 verbunden, dessen Ausgang wiederum an einen Eingang des ersten NAND-Glieds Gn angeschlossen
ist. Auf diese Weise sind diese beiden NAND-Glieder kreuzgekoppelt. Ebenso sind auch das dritte und das
vierte NAND-Glied Gi3 bzw. Gu kreuzgekoppelt. Ein
erster Zeitsteuer- bzw. Taktimpuls CP wird an einen Eingang sowohl des ersten als auch des zweiten
NAND-Glieds_Gii bzw. Gu angelegt. Ein zweiter
Taktimpuls CP, der eine Umkehrung des ersten Taktimpulses CP darstellt, wird e.r.ßm Eingang des
vierten NAND-Glieds Gu aufgeprägt Das Ausgangssignal des ersten NAND-Glieds Gn wird an die Eingänge
von drittem und viertem NAND-Glied Gn bzw. Gm
angelegt Bei Dn und Dn sind Verzögerungselemente
vorgesLnen, von denen das Verzögerungselement Du
die Zeitspanne des zweiten NAND-Glieds G12 von der Eingangszustandsänderung zur Ausgangszustandsänderung
im Vergleich zu derjenigen des ersten NAND-Glieds
Gn verlängert. Auf ähnliche Weise verlängert das Verzögerungselement D12 die Zeitspanne des
dritten NAND-Glieds Gi3 gegenüber derjenigen des
vierten NAND-Glieds Gu- Der Ausgang Q des vierten NAND-Glieds GH ist mit dem logischen Eingang des
ersten NAND-Glieds Gi, verbunden, so daß die Schaltung gemäß F i g. 1 als Grundfrequenz-Teilerschaltung,
d.Ji. als Binärzähler arbeitet und Ausgangssignale Q und Q mit einer Frequenz entsprechend der Hälfte
der Frequenz der Taktimpulse CPund CPliefert
Es ist ermöglicht, daß die Verzögerungselemente A1
und Di2 die Zeitverzögerung nur dann gewährleisten,
wenn sich die Torausgangssignale von einem hohen auf einen niedrigen Pegel ändern. Für das NOR-Glied ist die
Zeitverzögerung notwendig, wenn seine Ai-Sgangssignale
von einem niedrigen auf einen hohen Pegel übergeht.
Zur Gewährleistung eines stabilen Betriebs der so aufgebauten Frequenzteilerschaitung ist es notwendig,
daß die Taktimpulse CPund CPgemäß F i g. 2 in keinem
Intervall gleichzeitig auf niedrigem Pegel liegen.
Eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Veranschaulichung der Arbeitsweise der Schaltung
nach F i g. 1 ist in F i g. 3 dargestellt. Hierbei besitzt der T-ktimpuls CP Perioden I und III hohen Pegels
entsprechend dem Doppelten der Perioden II und IV niedrigen Pegels. Das Ausgangssignal Q des Binärzählers
besitzt ebenso wie der Taktimpuls CP, Perioden hohen Pegels entsprechend dem Doppelten der
Perioden niedriger Pegels. Diese Beziehung gilt auch für die Ausgangssignale der jeweiligen Zählerstuten in
einem Welligkeitszähler, bei dem eine Anzahl von
Binärzählern in Kaskade geschaltet si'ad und die Ausgangssignale einer Zählerstufe als Taktimpulse der
unmittelbar nachgeschalteten Binärzählerstufe eingegeben werden. Diese Beziehung ist von besonderer
Wichtigkeit speziell beim WelÜgkeitszähler, bei dem die
den verschiedenen Stufen zugeführten Ströme umgekehrt proportional zur Betriebsfrequenz bei Betrieb mit
niedriger Leistung abnehmen. Wenn bei der integrierten
Injektions-Logiktorschaltung der Speisestrom abnimmt,
verlängert sich die Ausbreitungsverzögerungszeit Bei der logischen Schaltung gemäß F i g. 1 müssen die
verzögerten NAND-Glieder Gi2 und Gu sowie das
NAND-Glied Gm ihre Ausgangssignaländerungen innerhalb
der Periode III hohen Pegels (Fig.3) abschließen. Wenn das Intervall III langer ist als das
Intervall IV niedrigen Pegels, wird im Vergleich zu dem Fall, daß das Intervall III hohen Pegels dem Intervall IV
niedrigen Pegels gleich ist, ein Torschaltungsbetrieb bei längerer Ausbreitungsverzögerungszeit ermöglicht. Aus
diesem Grunde eignet sich der Binärzähler nach Fig. 1
für Betrieb bei niedriger Leistung.
Die erfindungsgemäße logische Schaltung kann vorzugsweise unter Verwendung der erst in jüngster
Zeit entwickelten integrierten Injektions-Logik(PL)-Torschaltungen aufgebaut werden. Wie im Äquivalentschaltbild
von Fig.4 gezeigt verwendet eine solche
Schaltung einen Mehrkollektor-npn-Transistor Γι und
einen injektions-pnp-Transistor Tj, bei dem Basis und Kollektor mit Emitter bzw. Basis des Transistors 7Ί
verbunden sind. Der Umsetzer-Transistor Γι besitzt dabei einen vertikalen Aufbau, während der Injektions-Transistor
Ti einen Queraufbau besitzt Logische Eingänge IN\ - IN) sind an die Basis des Transistors Γι
angeschlossen. Die verschiedenen Kollektoren liefern Ausgangssignale OUT, - OUTj. Die I2L-Torschaltung
nach F i g. 4 ist im folgenden mit dem Symbol gemäß Fig. 5bezeichnet
Die logische Schaltung nach Fig. I kann unter Verwendung des PL-Torschaltungssymbols auf die in
F i g. 6 gezeigte Weise umgezeichnet werden. Dabei entsprechen PL-NAND-Glieder G2I-G24 den NAND-Gliedern
GiJ-Gu. In Fig.6 sind die den Verzögerungselementen
Dm und Di2 entsprechenden Verzögerungselemente
weggelassen. Der Grund hierfür ist folgender: Das PL-Gateelement kennzeichnet sich
dadurch, daß mit größer werdendem Injektionsslrom die Ausbreitungsverzögerungszeit kürzer wird. Wenn
daher der Injektionsstrom jedes NAND-Glieds G2I und
Gv. doppelt so groß ist wie der Strom der NAND-Glieder
Gj; und Ga. beträgt die Zeitspanne, während
welcher die NAND-Glieder G2, und G24 ihre Eingangspotentiale von einem niedrigen auf einen hohen Pegel
ändern können, etwa die Hälfte der entsprechenden Zeitspanne der beiden anderen NAND-Glieder Gn und
Gr). Mit anderen Worten: die Ausgangsänderung der
NAND-Glieder Gn und G23 werden, wie bei Verwendung
der Verzögerungselemente, stärker verzögert als diejenigen der NAND-Glieder G2I bzw. G24. Dies
bedeutet, daß bei Einstellung eines passenden Unterschieds in den Injektorströmen zwischen den NAND-Gliedern
ein stabiler Frequenzteilerbetrieb ohne Verzögerungselemente gewährleistet wird.
Bei der logischen Schaltung nach Fig. ί ist der
Ausgang des NAND-Gliedes G!4 zur Bildung der
Binärzähleranordnung an den Eingang des ersten NAND-Glieds Gu rückgekoppelt Wahlweise kann
gemäß F i g. 7 ein getrennter logischer Eingang D anstelle des Ausgangs des NAND-Glieds Gi4 verwendet
werden. Eine logische Schaltung der Art gemäß Fig. 7
erfüllt eine logische Funktion ähnlich einem D-Typ-FIip-Flop,
wie dies aus dem Takt- bzw. Zeitsteuerdiagramm von F i g. 8 ersichtlich ist Die logische Schaltung nach
F i g. 7 besitzt bei Verwendung der PL-Torschaltungen den Aufbau gemäß F i g. 9, in welcher Torschaltung Go1
id G02 zur Übertragung von Taktimpulsen CP und CP
dienen. Gemäß Fig.8 sind die Ausgänge Qund Q'bei
den Schaltungen von F i g. 7 und F i g. 9 nicht komplementär.
Fig. 10 zeigt eine andere Ausführungsform der
Erfindung, bei welcher der Taktimpuls GPsowohl an das
dritte NAND-Glied Gu als auch an das vierte NAND-Glied Gu angelegt und das Ausgangssighaj des
zweiten NAND-Glieds Gi2 dem vierten NAND-Glied
on aufgeprägt wird. Weiterhin ist das Verzögerungselement
für das dritte NAND-Glied Gn weggelassem
Diese Ausführungsform führt die logische Operation gemäß Fig. Π durch
Das Ausführungsbeispiel von Fig. 10 kann unter
Verwendung von PL-NAND-Gliedern zur Schaltung nach Fig. 12 umgezeichnet werden. Bei Verwendung
der PL-Glieder können die Injektionsströme von drittem und viertem NAND-Glied Ga bzw. G24 gleich
groß sein. Wie bei der vorher beschriebenen Ausführungsforrn
wird der !njsk'.ionsstrom des zweiten
NAND-Glieds G22 kleiner gewählt als derjenige des
ersten NAND-Glieds G21.
Die Ausführungsform nach Fig. 12 vermag als
Binärzähler zu arbeiten, indem ein Ausgang des vierten NAND-Glieds G24 mit dem logischen Eingang des
ersten NAND-Glieds G2I verbunden wird. Zusätzlich
erlauben Verbindungen zwischen den Ausgängen von erstem und viertem NAND-Glied G2I bzw. G24 sowie
von zwe'.^m und drittem NAND-Glied G22 und Ga
gemäß Fig. 13 die_ Erzeugung von komplementären Ausgangssignalen Quna Q.
Bei der Ausführunssform gemäß Fig. 10 und 12 kann die Verbindungsleitung zwischen den NAND-Gliedern
Gn und Go oder zwischen den NAND-Gliedern G2) und
Ga weggelassen werden, wenn ein Verzögerungselement
für das dritte NAND-Glied Gi3 vorgesehen oder
der Injektionsstrom des NAND-Glieds G23 keiner
eingestellt wird als derjenige des NAND-Glieds G24. Wahlweise kann auch die Verbindungsleitung zwischen
den NAND-Gliedern G)2 und Gi4 oder G22 und G24
weggelassen werden, wenn ein Verzögerungselement
für das NAND-Glied Gt4 vorgesehen oder der
Injektionsstrom zum NAND-Glied G24 kleiner gewählt
wird als derjenige des NAND-Glieds Ga-
Die weiter abgewandelte Ausführungsform gemäß Fig. 14 entspricht der Ausführungsform nach Fig.7,
bei welcher das Verzögerungselement Dn und die Verbindungsleitung zwischen erstem und viertem
NAND-Glied Gn bzw. GK weggelassen sind. Die Arbeitsweise dieser Ausführungsform entspricht
F i g. 15. Das Schaltbild unter Verwendung von PL-Glie-
dem G2I-G24 ist in Fig. 16 veranschaulicht D-rch
Verbindung des einen Ausgangs des ersten Glieds Gi2
mit dem einen Ausgang des vierten Glieds G24 auf die in
Fig. 17 gezeigten Weise kann diese Ausführungsform komplementäre Ausgangssignale Q und Q liefern. Wenn
zudem der Ausgang Q' des vierten NAND-Glieds G2^,
wie in F i g. 17 durch die gestrichelte Linie angedeutet,
mit dem logischen Eingang des ersten NAND-Glieds G2I verbunden wird, arbeitet die Schaltung als
Binärzähler. Wie im FaD von Fig. 1 kann die Ausführungsform nach Fig. 16 bei Anordnung der
Verknüpfungsschaltung mit kreuzgekoppelten NAND-Gliedern mit den Ausgängen Qund Q' komplementäre
Ausgangssignale liefern.
Verschiedene Arten von Synchronzählern können unter Verwendung der vorstehend beschriebenen logischen Schaltungen in der Weise ausgebildet werden, daß z.B. logische Schaltungen in Kaskadenschaltung mit entsprechender Rückkopplung des Ausgangs der
Verschiedene Arten von Synchronzählern können unter Verwendung der vorstehend beschriebenen logischen Schaltungen in der Weise ausgebildet werden, daß z.B. logische Schaltungen in Kaskadenschaltung mit entsprechender Rückkopplung des Ausgangs der
nachgeschalteten Stüfe(n) an den logischen Eingang der
ersten Stufe geschaltet werden.
Die vorstehend beschriebenen Ausführungsformen können weiterhin mit Rückstell- und/oder Setzeiririchtüngen
zur Änderung ihres Aüsgangszustands versehen werden^
Hierzu 6 Blatt Zeichnungen
Claims (5)
1. Logische Schaltung, bestehend aus einem ersten und einem zweiten über Kreuz gekoppelten NAND/
NOR-Glied und aus einem dritten und einem vierten über Kreuz gekoppelten NAND/NOR-GIied, wobei
ein Ausgang des ersten NAND/NOR-GIiedes
mit einem Eingang des dritten NAND/NOR-Gliedes gekoppelt ist, ein erstes Taktsignal den jeweiligen
Eingängen des ersten und des zweiten NAND/NOR-Gliedes zugeführt ist, weiter ein
logisches Eingangssignal einem Eingang des ersten NAND/NOR-Gliedes zugeführt ist und ein zweites
Taktsignal, dessen Phase im wesentlichen der Phase des ersten Taktsignals entgegengesetzt verläuft,
einem Eingang des vierten NAND/NOR-Gliedes zugeführt ist, dadurch gekennzeichnet,
daß das zv -ite NAND/NOR-GIied (G12; G22) derart
ausgebildet ist. daß eine Änderung des Ausgangssignals gegenüber einer Änderung des Eingangssignals stärker verzögert wird als beim ersten
NAND/NOR-GIied (G1,: dt).
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte NAND/NOR-GIied (Cty,
G23) derart ausgebildet ist, daß eine Änderung des
Ausgangssignals dieses Gliedes aufgrund einer Änderung des Eingangssignals stärker verzögert
ist als beim vierten NAND/NOR-GIied (Gu: G24),
und daß der Ausgang des ersten NAND/NOR-gliedes (Gt\: G2O mit einem Eingang des vierten
NAND/NOR-Gliedes ,Gm: Grf) gekoppelt ist.
3. Schaltung nach Ai.spnich 1, dadurch gekennzeichnet,
daß der Ausgang d- > zweiten NAND/ NOR-Gliedes (Gi2; G22) mit einem Eingang des
vierten NAND/NOR-Gliedes (G14; G24)gekoppelt
ist und daß das zweite Taktsignal (CP) einem Eingang des dritten NAND/NOR-Gliedes (Gi3; G23;
Fig. 12)zugeführt ist
4. Schaltung nach Anspruch 1, dadurch gekennzeichnet,
daß ein Ausgang des vierten NAND/NOR Gliedes (G,4; G24) mit dem ersten NAND/NOR-GIied
(Gn; G2,) gekoppelt ist, um diesem letzteren
Glied das logische Eingangssignal ^zuzuführen.
5. Schaltung nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet,
daß jedes der NAND/NOR-GIieder aus einem integrierten Injektionslogikglied besteht.
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Also Published As
| Publication number | Publication date |
|---|---|
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| DE2755714B2 (de) | 1981-07-09 |
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