DE69303086T2

DE69303086T2 - Phasen- und Frequenzkomparator

Info

Publication number: DE69303086T2
Application number: DE69303086T
Authority: DE
Inventors: Pascal Debaty
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1992-03-17
Filing date: 1993-03-15
Publication date: 1997-01-16
Anticipated expiration: 2013-03-16
Also published as: DE69303086D1; US5438285A; FR2688956A1; EP0561718B1; EP0561718A1; FR2688956B1; JPH0645923A

Description

Die Erfindung betrifft Phasen- und Frequenzkomparatoren, die in Phasenverriegelungsschleifen eingesetzt werden. Sie bezieht sich insbesondere auf Komparatoren mit zwei Eingängen und zwei Ausgängen, wobei der erste Ausgang ein Signal liefert, wenn der erste Eingang dem zweiten vorauseilt, und wobei der zweite Ausgang ein Signal liefert, wenn der zweite Eingang dem ersten vorauseilt.
Fig. 1 zeigt einen Phasen- und Frequenzkomparator, wie er üblicherweise in Ladungspumpen-Phasenverriegelungsschleifen verwendet wird. Ein solcher Komparator und seine Anwendung sind in der US-PS 3 610 954 beschrieben.
Eingangssignale fA und fB, deren Phasen und/oder Frequenzen verglichen werden müssen, liegen in Form von Rechtecksignalen vor und werden jeweils an Eingangsklemmen 10 und 12 angelegt. Jede dieser Eingangsklemmen ist mit einem ersten Eingang eines jeweiligen NAND-Tors 14 bzw. 15 verbunden. Der Ausgang jedes der NAND-Tore 14 und 15 ist mit einem ersten Eingang eines jeweiligen NAND-Tors 17 bzw. 18 verbunden, wobei der jeweilige Ausgang dieses NAND-Tors 17 bzw. 18 auf einen jeweilgen zweiten Eingang des Tors 14 bzw. 15 zurückgeschleift ist. Die Ausgänge der Tore 17 und 18 sind mit Ausgangsklemmen A und B verbunden.
Der Ausgang jedes der Tore 14 und 15 ist auch mit einem jeweiligen Eingang eines NAND-Tors 20 und mit einem Eingang eines jeweiligen NAND-Tors 22 bzw. 24 verbunden. Jedes der Tore 22 und 24 bildet mit einem jeweiligen NAND-Tor 26 bzw. 28 einen Temporärspeicherschaltkreis (Latch). In jedem Speicherschaltkreis sind der Ausgang eines ersten der Tore auf einen freien Eingang des zweiten Tors und der Ausgang des zweiten Tors auf einen freien Eingang des ersten Tors zurückgeschleift. Der Ausgang jedes der Tore 22 und 24 ist mit einem zweiten Eingang des jeweiligen Tors 17 bzw. 18 sowie mit einem weiteren jeweiligen Eingang des Tors 20 verbunden. Der Ausgang des Tors 20 ist mit einem dritten Eingang der Tore 17 und 18 und mit den verbleibenden Eingängen der Tore 26 und 28 verbunden.
Im Ruhezustand liegen die Ausgänge A und B auf 1 und werden die Signale fA und fB zu 1 angenommen. In diesem Fall liegen die Tore 14, 15, 26 und 28 auf 0 und die Tore 20, 22 und 24 auf 1. Falls beispielsweise das Signal fA auf 0 wechselt, wechselt das Tor 14 auf 1. Dann liegen die drei Eingänge des Tors 17 auf 1, und dessen Ausgang A wechselt auf 0. Während des Übergangs auf 0 verriegelt der Ausgang A den Zustand des Tors 14, d.h., daß unabhängig von dem Zustand des Signals fA das Tor 14 auf 1 verbleibt. Der Zustand des Tors 17 (und demzufolge der des Ausgangs A) ist infolgedessen durch das Signal fA nicht mehr veränderbar. Außerdem hatte die Zustandsänderung des Tors 14 keine Auswirkung auf den Speicherschaltkreis 22 bis 26, so daß der Ausgang des Tors 22 auf 1 verbleibt.
Wenn das Signal fB auf 0 wechselt, wechselt das Tor 15 auf 1. Sämtliche Eingänge des Tors 20 befinden sich auf 1. Dann wechselt das Tor 20 auf 0, wodurch die Ausgänge A und B zwingend auf 1 wechseln. Auf diese Weise wechselt der Ausgang A zwischen einer fallenden Flanke des Signais fA und der nachfolgenden fallenden Flanke des Signais fB auf 0. Theoretisch ändert sich der Zustand des Ausgangs B während dieser Zeit nicht.
Darüber hinaus schaltet der Übergang des Tors 20 auf 0 die Zustände der Speicherschaltkreise 22 bis 26 und 24 bis 28 um, was zur Folge hat, daß der Zustand 1 der Ausgänge A und B immer beibehalten und der Wechsel des Tors 20 auf 1 erzwungen wird. Dies ermöglicht den Ausgängen A und B, unabhängig von den Zeitpunkten, zu welchen die ansteigenden Flanken der Signale fA und fB nach der fallenden Flanke des Signals fA auftreten, ihren Zustand 1 beizubehalten. Der Speicherschaltkreis 22 bis 26 nimmt wieder seinen ursprünglichen Zustand ein, sobald das Signal fA und der Ausgang A auf 1 sind, und der Schaltkreis 24 bis 28 nimmt wieder seinen ursprünglichen Zustand ein, sobald das Signal fB und der Ausgang B auf 1 sind.
Fig. 2 zeigt ein Beispiel für den Verlauf der Signale fA und fB sowie der entsprechenden Ausgangssignale an den Klemmen A und B. Die Signale fA und fB wurden so dargestellt, daß bis zu einem Zeitpunkt t&sub4; die Frequenz des Signals fA größer ist als die des Signals fB und, nach dem Zeitpunkt t&sub4; umgekehrt.
Zu Zeitpunkten t&sub1;, t&sub2; und t&sub3; treten die fallenden Flanken des Signals fA vor den entsprechenden fallenden Flanken des Signals fB auf. Dann wechselt, wie dies in Verbindung mit Fig. 1 beschrieben wurde und dargestellt ist, der Ausgang A zwischen jeder fallenden Flanke des Signals fA und der nachfolgenden fallenden Flanke des Signals fB auf 0.
Zu Zeitpunkten t&sub5;, t&sub6; und t&sub7; treten die fallenden Flanken des Signals fB vor den entsprechenden fallenden Flanken des Signals fA auf. Dann wechselt, wie dies dargestellt ist, der Ausgang B zwischen jeder fallenden Flanke des Signals fB und der nachfolgenden fallenden Flanke des Signals fA auf 0.
Die vorstehenden Erklärungen erfolgten unter der Annahme, daß die verschiedenen Tore unmittelbar schalten, sobald ihre Eingangssignale wechseln. Dies trifft so in der Praxis natürlich nicht zu, denn jedes Tor weist eine bestimmte Schaltzeit auf. Hieraus resultiert das Auftreten parasitärer Impulse. Insbesondere dann, wenn nach eine abfallenden Flanke an dem Eingang 10 eine abfallende Flanke des Signais fB an dem Eingang 12 erscheint, führt dies auf die angegebene Weise zum aufeinanderfolgenden Kippen der Tore 15, 20 und 17, darf aber keine Auswirkung auf das Tor 18 haben. Da jedoch das Tor 15 mit dem Tor 18 verbunden ist, liegen sämtliche Eingänge desselben vorübergehend auf 1, bevor dies durch das Kippen des Tors 20 unterbunden wird. Hieraus folgt ein kurzer, parasitärer Impuls auf dem Ausgang B von etwa der Dauer der Umschaltzeit des Tors 20.
In Fig. 2 sind auch die vorstehend erwähnten, parasitären Impulse dargestellt. Diese parasitären Impulse treten am Ausgang A nach jeder fallenden Flanke des Signals fA nach dem Zeitpunkt t&sub4; und am Ausgang B nach jeder fallenden Flanke des Signals fB vor dem Zeitpunkt t&sub4; auf.
Die englische Patentanmeldung 2 055 268 beschreibt einen Phasenkomparator nach Art der Fig. 1, der in einer sehr langsamen CMOS-Technologie ausgeführt ist. Das langsame Umschalten der den Phasenkomparator bildenden logischen Tore führt über die vorstehend erwähnten, kurzen parasitären Impulse hinaus zu langen parasitären Impulsen, die auf den beiden Ausgängen gleichzeitig auftreten. Um diese langen parasitären Impulse zu unterdrücken, ist ein System kreuzverbundener logischer Tore vorgesehen, welches nach den beiden Ausgängen des Phasenkomparators angeordnet ist. Dieses System unterdrückt jedoch nicht die kurzen parasitären Impulse, die während der fallenden Flanken der Eingangssignale fA und fB auftreten.
In dem Fall, in dem die Ausgänge A und B jeweils Stromquellen steuern, die eine Kapazität laden und entladen, wie dies bei der Schaltungsanordnung der vorstehend erwähnten Patentanmeldung der Fall ist, sind die kurzen parasitären Impulse so kurz, daß sie einen vernachlässigbaren Einfluß auf die Ladung der Kapazität haben und demzufolge toleriert werden können. In bestimmten Anwendungen jedoch, beispielsweise wenn über die Ausgänge A und B eine Digitalschaltung gesteuert wird, sind die selbst sehr kurzen parasitären Impulse nicht mehr tolerierbar.
Der Erfindung liegt die Aufgabe zugrunde, einen Phasen- und Frequenzkomparator von der Bauart, die ermöglicht, eine Ladungspumpen-Phasenverriegelungsschleife zu steuern, und die keine parasitären Impulse an ihren Ausgängen zeigt, zu schaffen.
Erfindungsgemäß wird diese Aufgabe gelöst durch einen Phasen- und Frequenzkomparator gemäß Patentanspruch 1.
Gemäß einer bevorzugten Ausführungsform der Erfindung sind das erste und das zweite Tor NAND-Tore und sind die erste und die zweite Schalteinheit UND-Tore, wobei ein Eingang des ersten UND-Tors mit dem Ausgang des zweiten NAND-Tors verbunden ist und wobei ein Eingang des zweiten UND-Tors mit dem Ausgang des ersten NAND-Tors verbunden ist
Diese Ziele, Eigenschaften und Vorteile sowie weitere der Erfindung sind im einzelnen der nachfolgenden Beschreibung von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beigefügte Zeichnung entnehmbar, in der.
Fig. 1, vorstehend beschrieben, einen herkömmlichen Phasenund Frequenzkomparator für eine Ladungspumpen-Phasenverriegelungsschleife zeigt;
Fig. 2, vorstehend beschrieben, Verläufe von Signalen bezüglich Fig. 1 zeigt; und
Fig. 3 eine Ausführungsform des erfindungsgemäßen Phasen- und Frequenzkomparators repräsentiert.
In Fig. 3 finden sich dieselben Elemente wie in Fig. 1. Diese sind mit denselben Bezugszeichen bezeichnet.
Erfindungsgemäß sind die Ausgänge der Tore 14 und 15 nicht direkt mit den Toren 17 und 18 verbunden. Die Ausgänge der Tore 14 und 15 sind jeweils mit einem Eingang eines UND-Tors 30 und mit einem Eingang eines UND-Tors 32 verbunden. Die Ausgänge der Tore 30 und 32 sind jeweils mit den Toren 17 und 20 verbunden. Ein zweiter Eingang des Tors 30 ist mit dem Ausgang B und ein zweiter Eingang des Tors 32 ist mit dem Ausgang A verbunden.
Unter der Annahme, daß der Ausgang A gerade auf 0 gewechselt hat, um eine fallende Flanke des Signais fA zu erzeugen, bleibt das Tor 32 selbst dann auf 0, wenn das Tor 15 während der nachfolgenden fallenden Flanke des Signais fB auf 1 wechselt. Der Ausgang B verbleibt demzufolge auf 1. Der Zustand 1 des Tors 15 wird erst dann an das Tor 18 weitergegeben, wenn der Ausgang A nach dem Schalten des Tors 20 auf 1 gewechselt hat. Die parasitären Impulse am Ausgang B werden infolgedessen während der Schaltzeit des Tors 20 unterdrückt.
Unter der Annahme, daß der Ausgang B gerade auf 0 gewechselt hat, um eine fallende Flanke des Signals fB zu erzeugen, bleibt das Tor 30 selbst dann auf 0, wenn das Tor 14 während der nachfolgenden fallenden Flanke des Signals fA auf 1 wechselt. Der Ausgang A verbleibt demzufolge auf 1. Der Zustand 1 des Tors 14 wird erst dann an das Tor 17 weitergegeben, wenn der Ausgang B nach dem Schalten des Tors 20 auf 1 gewechselt hat. Die parasitären Impulse am Ausgang A werden infolgedessen während der Schaltzeit des Tors 20 unterdrückt.
Die Erfindung wurde in Verbindung mit einem detaillierten Beispiel beschrieben, bei welchem bevorzugte Arten von mit negativer Logik arbeitenden logischen Toren verwendet werden. Der Fachmann wird jedoch die Tore 30 und 32 in geeigneter Weise entsprechend der Art der in dem Phasen- und Frequenzkomparator zu wählen wissen.
Verallgemeinernd können die Tore 30 und 32 als Unterbrecher oder Schalteinheiten betrachtet werden, die zwischen den Toren 14 und 17 einerseits und 15 und 18 andererseits angeordnet sind, wobei diese Unterbrecher durch den aktiven Zustand der Ausgänge A oder B (0 in dem beschriebenen Beispiel) abgeschaltet werden und dann die Übermittlung eines Zustands (1), der die Tore kippen lassen könnte, über die Tore 17 und 18 verhindern

Claims

1. Phasen- und Frequenzkomparator mit:

- zwei Eingängen (10, 12), die erste bzw. zweite logische Signale (f A, fB) empfangen;

- einem ersten logischen Tor (17), das einen ersten Ausgang (A) des Komparators liefert und während einer Zeitspanne aktiv ist, die gleich der Phasenvoreilung des ersten Signales in bezug zu dem zweiten ist;

- einem zweiten logischen Tor (18), das einen zweiten Ausgang (B) des Komparators liefert und während einer Zeitspanne aktiv ist, die gleich der Phasenvoreilung des zweiten Signales in bezug zu dem ersten ist; und

- mehreren jeweils ersten und zweiten logischen Toren, die zwischen die beiden Eingänge und die beiden Ausgänge geschaltet sind;

dadurch gekennzeichnet, daß er aufweist:

- eine erste Schalteinheit (30), die durch den aktiven Zustand des zweiten Tores betätigt wird, um das Senden eines Zustandes an das erste Tor, durch den das erste Tor in den aktiven Zustand umgeschaltet werden könnte, zu verhindern; und

- eine zweite Schalteinheit (32), die durch den aktiven Zustand des ersten Tores betätigt wird, um das Senden eines Zustandes an das zweite Tor, durch den das zweite Tor in den aktiven Zustand umgeschaltet werden könnte, zu verhindern.

2. Komparator nach Anspruch 1, dadurch gekennzeichnet, daß das erste und zweite Tor (17, 18) NAND-Tore sind, und daß die erste und zweite Schalteinheit UND-Tore (30, 32) sind, wobei ein Eingang des ersten UND-Tores mit dem Ausgang des zweiten NAND- Tores verbunden ist und ein Eingang des zweiten UND-Tores mit dem Ausgang des ersten NAND-Tores verbunden ist.

3. Komparator nach Anspruch 1, dadurch gekennzeichnet, daß er aufweist:

- erste und zweite Schalteinrichtungen (22, 26; 24, 28), die jeweils erste und zweite komplementäre Befehlseingänge aufweisen;

- dritte und vierte logische Tore (14, 15) mit jeweils ersten Eingängen, die die ersten bzw. zweiten logischen Signale empfangen, mit jeweils zweiten Eingängen, die mit dem ersten bzw. zweiten Ausgang verbunden sind, und jeweils mit Ausgängen, die mit den ersten Befehlseingängen der ersten bzw. zweiten Schalteinrichtung verbunden sind;

- ein fünftes logisches Tor (20) mit vier Eingängen, die mit den Ausgängen des dritten bzw. vierten logischen Tores (14, 15) bzw. der ersten und zweiten Schalteinrichtung verbunden sind, und mit einem Ausgang, der mit den zweiten Befehlseingängen der ersten und zweiten Schalteinrichtung verbunden ist;

- sechste und siebente logische Tore (30, 32) mit jeweils ersten Eingängen, die mit den Ausgängen des dritten bzw. vierten logischen Tores (14, 15) verbunden sind, und mit jeweils zweiten Eingängen, die mit dem zweiten (B) bzw. ersten (A) Ausgang verbunden sind; und

- die ersten und zweiten logischen Tore (17, 18) mit jeweils ersten Eingängen, die mit den Ausgängen des sechsten bzw. siebenten logischen Tores verbunden sind, mit jeweils zweiten Eingängen, die mit den Ausgängen der ersten bzw. zweiten Schalteinrichtung verbunden sind, und mit jeweils dritten Eingängen, die mit dem Ausgang des fünften logischen Tores (20) verbunden sind.