DE4320681A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

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DE4320681A1
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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrich­ tung und insbesondere einen Zwischenspeicher ("latch"), der im folgenden auch als Verriegelung bezeichnet wird.
Fig. 9 zeigt ein Schemadiagramm einer Konfiguration eines allgemeinen Schieberegisters. Ein Schieberegister besteht aus einer Mehrzahl von Verriegelungen 1000, welche in Reihe verbunden sind. Eine Einheitsverriegelung 1000 besteht aus einem Paar von Halbverriegelungen 100. Ein Steuersignalgene­ rator 60 erzeugt Steuersignale T und TC auf der Basis eines Taktsignals CLK. Die Steuersignale T und TC stehen in Nega­ tivlogikbeziehung zueinander und werden ebenfalls an jede der in Reihe verbundenen Halbverriegelungen 100 gelegt. Jede der Halbverriegelungen 100 weist Steuersignaleingangsenden I1, I2 auf.
Im allgemeinen erhält der Steuersignalgenerator 60 das Takt­ signal CLK, und die Inverter 61 und 62 erzeugen zusammen das Steuersignal T, welches in Positivlogikbeziehung mit dem Taktsignal steht, während der Inverter 61 alleine das Steu­ ersignal TC erzeugt, welches mit dem Taktsignal in Negativ­ logikbeziehung steht. Eine von dem Inverter 62 verursachte Verzögerungszeit wird zwischen diese Steuersignale einge­ schoben.
Fig. 10 zeigt eine innere Konfiguration einer der Halbver­ riegelungen 100. Eine Eingangsleitung 1 leitet ein Eingangs­ signal D, welches an die Halbverriegelung 100 gelegt wird, in ein Übertragungsgatter 21. Das Übertragungsgatter 21 ist durch eine Signalleitung 2 mit einem Inverter 23 verbunden, welcher das Eingangssignal D invertiert, um ein Ausgangssi­ gnal Q an eine Ausgangsleitung 3 zu legen.
Die Ausgangsleitung 3 ist mit einem Inverter 24 verbunden, welcher das Ausgangssignal Q invertiert und ein Ausgangssi­ gnal QC erzeugt, um es durch ein Übertragungsgatter 22 an den Inverter 23 zu legen.
Das Übertragungsgatter 21 besteht aus einem N-Kanal-Transi­ stor 21a und einem P-Kanal-Transistor 21b; das Steuersi­ gnaleingangsende I1 ist mit einem Gatter des Transistors 21a verbunden, während das Steuersignaleingangsende I2 mit einem Gatter des Transistors 21b verbunden ist. Auf ähnliche Weise besteht das Übertragungsgatter 22 aus einem N-Kanal-Transi­ stor 22a und einem P-Kanal-Transistor 22b; das Steuersi­ gnaleingangsende I2 ist mit einem Gatter des Transistors 22a verbunden, während das Steuersignaleingangsende I1 mit einem Gatter des Transistors 22b verbunden ist.
Das Übertragungsgatter 21 und der Inverter 23, welche beide als Block-Haupteinheit arbeiten, wirken zusammen, um das Eingangssignal D zu empfangen und das Ausgangssignal Q aus­ zugeben. Das Übertragungsgatter 22 und der Inverter 24, wel­ che beide als Block-Rückkopplungseinheit arbeiten, wirken zusammen, um das Ausgangssignal Q zu erhalten.
Fig. 11 zeigt ein Zeitablaufdiagramm zur Veranschaulichung eines Schaltvorgangs der in Fig. 9 auf der linken Seite ge­ zeigten Halbverriegelung 100. Bei Erhalt des Taktsignals CLK verzögert es der Inverter 61 um eine Periode (t12-t11), um das mit dem Taktsignal CLK in Negativlogikbeziehung stehende Steuersignal TC zu erzeugen, und der Inverter 62 verzögert das Steuersignal TC des weiteren um eine Periode (t13-t12), um das mit dem Taktsignal CLK in Positivlogikbeziehung stehende Steuersignal T zu erzeugen. Eine Verzögerungszeit (t13-t11) wird zwischen das Taktsignal CLK und das letztendliche Steuersignal T eingeschoben.
Operationen der Übertragungsgatter 21 und 22, welche auf den Steuersignalen T und TC beruhen, sind in Verbindung mit den Betriebsperioden der Transistoren 21a, 21b, 22a und 22b be­ schrieben. Schraffierte Bereiche in Fig. 11 zeigen an, wann jeder Transistor eingeschaltet ist.
Der Betrieb der in Fig. 10 gezeigten Halbverriegelung 100 kann in eine Dateneingangs- (Aktualisierungs-) Operation der Haupteinheit und eine Datenrückhalteoperation der Rückkopp­ lungseinheit aufgeteilt werden. Das Einschalten des Übertragungsgatters 21 an der Haupteinheit löst beispielsweise die Annahme des Eingangssignals D aus, und das Einschalten des Übertragungsgatters 22 an der Rückkopplungseinheit löst das Zurückhalten des Ausgangssignals Q aus.
Wenn (während einer Periode t13 bis t15) das Steuersignal T Hoch und das Steuersignal TC niedrig ist, schaltet das Über­ tragungsgatter 21 an, während das Übertragungsgatter 22 ab­ schaltet. Somit wird das an die Eingangsleitung 1 eingege­ bene Eingangssignal D über die Signalleitung 2 an den Inver­ ter 23 gelegt, und das durch Ausführung einer logischen In­ version des Eingangssignals D erhaltene Ausgangssignal Q wird an die Ausgangsleitung 3 gelegt.
Wenn sich andererseits (während einer Periode t16 bis t12) das Steuersignal T im Niedrig-Zustand und das Steuersignal TC im Hoch-zustand befindet, schaltet das Übertragungsgatter 22 an, während das Übertragungsgatter 21 abschaltet. Somit bilden die Inverter 23 und 24 zusammen eine Schleife, und somit wird das Ausgangssignal Q sicher in der Ausgangslei­ tung 3 zurückgehalten, während das durch logische Inversion des Ausgangssignals Q erhaltene Signal QC sicher in der Si­ gnalleitung 2 zurückgehalten wird.
Auf diese Weise werden in der Halbverriegelung 100 die Da­ teneingangs- (Aktualisierung-) Operation durch die Hauptein­ heit und die Datenzurückhalteoperation durch die Rückkopp­ lungseinheit wiederholt durchgeführt, und dadurch aktuali­ siert das in Fig. 9 gezeigte Schieberegister seinen Wert fortlaufend.
Jedes der Übertragungsgatter 21 und 22 besteht jedoch aus einem Komplimentären, parallel geschalteten Paar von leiten­ den Transistoren, und da die Steuersignale T und TC, welche diese Transistoren steuern, um sie an- oder abzuschalten, mit einer zwischengeschalteten Verzögerungszeit von (t13 - t12) oder (t16-t15) variieren, schalten die beiden Über­ tragungsgatter 21 und 22 während solcher Zeitperioden an. Dies ist in Fig. 11 nachgewiesen, in der es mehrere Überlap­ pungen des schraffierten Bereichs für die gleichen Zeitperioden gibt.
Während der Zeit t15 bis zur Zeit t16 beginnt der Transistor 22a anzuschalten, während der Transistor 21a noch im EIN-Zu­ stand verbleibt. Somit schalten beide Übertragungsgatter 21 und 22 während dieser Zeitperiode an, und folglich werden das Eingangssignal D und das Signal QC an die Signalleitung 2 übertragen. Wie in Fig. 9 gezeigt ist, werden die identi­ schen Steuersignale T und TC an jede der in Reihe geschalte­ ten Halbverriegelungen 100 gelegt, und wenn somit eine die­ ser Halbverriegelungen 100 die Datenrückhalteoperation in der Rückkopplungseinheit beginnt, dann erhält diese Halbver­ riegelung nie ein neues Signal (d. h. das Ausgangssignal Q der dieser Halbverriegelung vorausgehenden Halbverriegelung, oder das Eingangssignal D an diese Halbverriegelung) von der vorhergehenden Halbverriegelung. Eine logische Inversion des Eingangssignals D durch den Inverter 23 ist schon zu einer Zeit t15 beendet.
Von der Zeit t15 bis zur Zeit t16, auch wenn beide Übertra­ gungsgatter 21 und 22 geöffnet sind, wird somit jeweils das Eingangssignal D sicher an die Eingangsleitung 1 gelegt, das mit dem Eingangssignal D in Positivlogikbeziehung stehende Signal QC wird sicher an die Signalleitung 2 gelegt, und das mit dem Eingangssignal D in Negativlogikbeziehung stehende Signal D wird sicher an die Ausgangsleitung 3 gelegt.
Zu der Zeit t16 schalten beide Transistoren 21a und 21b, in denen das Übertragungsgatter 21 beinhaltet ist, ab, und die beiden Transistoren 22a und 22b, aus denen das Übertragungsgatter 22 besteht, schalten an; und folglich versetzt die aus den Invertern 23 und 24 bestehende Schleife die Halbver­ riegelung 100 in einen Datenrückhaltezustand.
Zu der Zeit t12 schaltet jedoch der Transistor 21b an, um das Übertragungsgatter 21 anzuschalten, und folglich befin­ det sich die Halbverriegelung 100 in einem Übergangszustand von der Datenrückhalteoperation zur Dateneingabeoperation. Da sich jedoch der Transistor 22b seit der Zeit t12 oder noch früher im EIN-zustand befunden hat, schaltet das Über­ tragungsgatter 22 bis zur Zeit t13 an.
Da in diesem Fall die dieser Halbverriegelung 100 vorausge­ hende Halbverriegelung auch Daten aktualisiert, kollidieren das neu in die Signalleitung 1 eingegebene Ausgangssignal D und das in der Signalleitung 2 zurückgehaltene Signal QC von der Zeit t12 bis t13, wenn diese Signale eine voneinander unterschiedliche Logik aufweisen. Die Kollision solcher Si­ gnale mit unterschiedlichen Logikwerten verursacht einen ho­ hen Durchgangsstrom, welcher zu dem Problem führt, daß ein Bedarf erhöht werden muß. Zusätzlich erhöht sich auch ein Bedarf des Inverters 23, an den ein Potential an der Signal­ leitung 2 eingegeben wird, weil ein langsamer Anstieg und ein langsamer Abfall von Signalen in der Signalleitung 2 verursacht werden, in welcher die Signale miteinander kolli­ dieren.
In solch einer gewöhnlichen, auf positiven und negativen Takten basierenden Verriegelungsoperation kollidieren Si­ gnale miteinander, wenn bei der Dateneingabe zurückgehaltene und neu eingegebene Daten verschiedene Logik aufweisen, da eine zwischen positive und negative Takte eingeschobene Ver­ zögerungszeit die Transistoren in einer Haupteinheit und ei­ ner Rückkopplungseinheit veranlaßt, gleichzeitig anzuschal­ ten. Bei der oben erwähnten Verriegelung führt der Inverter 24 in der Rückkopplungseinheit, bei welchem es sich um ein zusätzliches Teil für Datenzurückhaltung handelt, dazu, daß ein Durchgangsstrom jedes Mal während einer Änderung eines Signals fließt, wenn Daten in der Verriegelung variieren, und folglich wird zusätzliche Leistung verbraucht.
Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, in der ein zusätzli­ cher Leistungsverbrauch, welcher durch Kollision von Signa­ len mit unterschiedlicher Logik verursacht wird, reduziert ist, und in der auch ein Bedarf einer Rückkopplungseinheit reduziert ist, so daß ein Bedarf der Halbleitervorrichtung gering gehalten wird.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 gelöst. Eine solche, eine Einheitsverriege­ lungsschaltung aufweisende Halbleitervorrichtung weist auf: ein Paar von Halbverriegelungsschaltungen und einer Steuer­ signalzuführung, welche ein Taktsignal in ersten und zweiten Verarbeitungszeitperioden verarbeitet, um erste und zweite Steuersignale zu erzeugen und anzulegen, welche eine mit dem Taktsignal zum Anlegen des ersten und zweiten Steuersignals an jede der Einheitsverriegelungsschaltungen im wesentlichen identische Impulsbreite aufweisen, wobei die zweite Verar­ beitungszeitperiode gleich lang, oder länger als die erste Verarbeitungszeitperiode ist, und jede der beiden Halbver­ riegelungsschaltungen aufweist: (a) einen Eingangs- und einen Ausgangsanschluß, (b) einen ersten Schalter, welcher mit dem Eingangsanschluß verbunden ist, um bei der Steuerung des zweiten Steuersignals an- oder abzuschalten, (c) eine erste Signalübertragungsvorrichtung mit einem über den er­ sten Schalter mit dem Eingangsanschluß verbundenen Ein­ gangsende und einem Ausgangsende, das mit dem Ausgangsan­ schluß verbunden ist, um eine logische Inversion durchzufüh­ ren, und (d) eine zweite Signalübertragungsvorrichtung, de­ ren Eingangs ende mit einem Ausgangsende der ersten Signal­ übertragungsvorrichtung verbunden ist und deren Ausgangsende mit einem Eingangs ende der ersten Signalübertragungsvorrich­ tung verbunden ist, um in Abhängigkeit von dem ersten Steu­ ersignal ein Rückkopplungssignal aus zugeben, welches durch Durchführung einer logischen Inversion an einem Ausgang von der ersten Signalübertragungsvorrichtung erhalten wird.
Vorzugsweise besteht die erste Signalübertragungsvorrichtung im wesentlichen aus einem Inverter.
Vorzugsweise wird von der Steuersignalzuführung des weiteren ein drittes Steuersignal, welches mit dem ersten Steuersi­ gnal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen gelegt, wobei die zweite Si­ gnalübertragungsvorrichtung aufweist: (d-1) eine Signal­ verarbeitungseinheit mit einem mit dem Eingangs ende der zweiten Signalübertragungsvorrichtung verbundenen Ein­ gangsende und einem Ausgangs ende für die Ausgabe des Rück­ kopplungssignals, und (d-2) einen zwischen dem Ausgangsende der Signalverarbeitungseinheit und dem Ausgangs ende der zweiten Signalübertragungsvorrichtung verbundenen zweiten Schalter, wobei (d-2-1) der zweite Schalter einen dritten und vierten, zwischen dem Ausgangsende der Signalverarbei­ tungseinheit und dem Eingang der zweiten Signalübertragungs­ vorrichtung parallel miteinander verbundene Einheitsschalter aufweist, um in Abhängigkeit von Signalen zu arbeiten, wel­ che eine entgegengesetzte Phase aufweisen, (d-2-2) der dritte Einheitsschalter bei der Steuerung des ersten Steuer­ signals an- und abschaltet, und (d-2-3) der vierte Einheits­ schalter bei der Steuerung des dritten Steuersignals an- und abschaltet.
Vorzugsweise wird von der Steuersignalzuführung des weiteren ein viertes Steuersignal, welches mit dem zweiten Steuersi­ gnal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen angelegt, wobei (b-1) der erste Schalter einen ersten und einen zweiten Einheitsschalter aufweist, welche parallel miteinander verbunden sind, um in Abhängigkeit von Signalen zu arbeiten, welche eine entge­ gengesetzte Phase aufweisen, (b-2) der erste Einheitsschal­ ter bei der Steuerung des zweiten Steuersignals an- und ab­ schaltet, und (b-3) der zweite Einheitsschalter bei der Steuerung des vierten Steuersignals an- und abschaltet.
Vorzugsweise besteht sowohl der erste als auch der zweite Einheitsschalter aus einem Paar von komplementären leitenden Transistoren.
Vorzugsweise steht jedoch das erste Steuersignal in Positiv­ logikbeziehung mit dem Taktsignal.
Vorzugsweise besteht sowohl der dritte als auch der vierte Einheitsschalter im wesentlichen aus einem Paar von komple­ mentären, leitenden Transistoren.
Vorzugsweise wird von der Steuersignalzuführung des weiteren ein drittes Steuersignal, welches mit dem ersten Steuersi­ gnal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen angelegt, wobei die zweite Si­ gnalverarbeitungsvorrichtung aufweist: (d-3) eine Signal­ verarbeitungsvorrichtung mit einem Eingangsende, das mit dem Eingangsende der zweiten Signalübertragungsvorrichtung ver­ bunden ist, und einem Paar von Ausgangsenden, welche beide das Rückkopplungssignal erhalten, und (d-4) einen zweiten Schalter mit einem Paar von Eingangsenden, welche mit dem Paar von Ausgangsenden der Signalverarbeitungseinheit ver­ bunden sind, und einem Ausgangsende für die selektive Aus­ gabe des Rückkopplungssignals, wobei (d-4-1) der zweite Schalter einen dritten und einen vierten Einheitsschalter aufweist, welche zwischen dem Paar von Eingangsenden des zweiten Schalters in Reihe verbunden sind, um in Abhängig­ keit von Signalen zu arbeiten, welche eine entgegengesetzte Phase aufweisen, und (d-4-2) der dritte und der vierte Einheitsschalter gemeinsam mit dem Ausgangs ende der zweiten Signalübertragungsvorrichtung verbunden sind, (d-4-3) der dritte Einheitsschalter bei der Steuerung des ersten Steuer­ signals an- und abschaltet, und (d-4-4) der vierte Einheits­ schalter bei der Steuerung des dritten Steuersignals an- und abschaltet.
Vorzugsweise wird von der Steuersignalzuführung des weiteren ein viertes Steuersignal, welches mit dem zweiten Steuersi­ gnal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen angelegt, wobei (b-1) der erste Schalter einen ersten und einen zweiten Einheitsschalter aufweist, welche parallel miteinander verbunden sind, um in Abhängigkeit von Signalen zu arbeiten, welche eine entge­ gengesetzte Phase aufweisen, (b-2) der erste Einheitsschal­ ter bei der Steuerung des zweiten Steuersignals an- und ab­ schaltet, und (b-3) der zweite Einheitsschalter bei der Steuerung des vierten Steuersignals an- und abschaltet.
Vorzugsweise steht das erste Steuersignal in Positiv­ logikbeziehung mit dem Taktsignal.
Vorzugsweise bestehen sowohl der dritte als auch der vierte Einheitsschalter im wesentlichen aus einem Paar von komple­ mentären leitenden Transistoren.
Vorzugsweise (d-3-1) umfalt die Signalverarbeitungseinheit einen fünften und einen sechsten Einheitsschalter, welche jeweils ein erstes und ein zweites Ende aufweisen sowie ein gemeinsames Ende, welches gemeinsam mit dem Eingangsende der Signalverarbeitungseinheit verbunden ist, um in Abhängigkeit mit Signalen zu arbeiten, welche eine entgegengesetzte Phase aufweisen, (d-3-2) werden komplementäre Potentiale an das erste Ende des fünften bzw. des sechsten Einheitsschalters gelegt, und (d-3-3) ist das Paar von Ausgangsanschlüssen der Signalverarbeitungseinheit mit dem zweiten Anschluß des fünften bzw. des sechsten Einheitsschalters verbunden.
Vorzugsweise steht das zweite Steuersignal in Nega­ tivlogikbeziehung mit dem Taktsignal.
Vorzugsweise umfalt die Steuersignalzuführung einen ersten Inverter zum Empfangen des zweiten Steuersignals, um das vierte Steuersignal zu erzeugen, einen zweiten Inverter zum Empfangen des ersten Steuersignals, um das zweite Steu­ ersignal zu erzeugen, und einen dritten Inverter zum Empfan­ gen des dritten Steuersignals, um das erste Steuersignal zu erzeugen.
Vorzugsweise weist die Steuersignalzuführung des weiteren einen vierten Inverter zum Empfang eines Taktsignals auf, um das dritte Steuersignal zu erzeugen.
Vorzugsweise umfalt die Steuersignalzuführung einen ersten Inverter zum Empfangen des Taktsignals, um das dritte Steu­ ersignal zu erzeugen, einen zweiten Inverter zum Empfangen des dritten Steuersignals, um das erste Steuersignal zu er­ zeugen, einen dritten Inverter zum Empfangen des Taktsi­ gnals, um das zweite Steuersignal zu erzeugen, und einen vierten Inverter zum Empfangen des zweiten Steuersignals, um das vierte Steuersignal zu erzeugen.
Vorzugsweise weist der dritte Inverter einen ersten bis dritten Inverter auf, welche in Reihe verbunden sind.
Vorzugsweise umfalt die Steuersignalzuführung einen ersten Inverter zum Empfangen des Taktsignals, um das dritte Steu­ ersignal zu erzeugen, einen zweiten Inverter zum Empfangen des dritten Steuersignals, um das erste Steuersignal zu er­ zeugen, einen Puffer zum Empfangen des Taktsignals, um das vierte Steuersignal zu erzeugen, und einen dritten Inverter zum Empfangen des vierten Steuersignals, um das zweite Steu­ ersignal zu erzeugen.
Vorzugsweise weist der Puffer einen ersten bis zweiten In­ verter auf, welche in Reihe verbunden sind.
Es ergibt sich eine Variation im zweiten Steuersignal, auf­ grund dessen der erste Schalter gesteuert wird, nach einer Variation des ersten Steuersignals, aufgrund dessen die zweite Signalübertragungsvorrichtung gesteuert wird, und da­ her wird eine Aktualisierung von Daten nicht bis zum Ende einer Periode begonnen, für welche die zweite Signalübertra­ gungsvorrichtung Daten zurückhält.
Auch wenn der erste Schalter neben dem zweiten Steuersignal das dritte Steuersignal erfordert, erfolgt eine Variation des dritten Steuersignals später als die des zweiten Steuer­ signals, und daher ereignet sich eine Variation des dritten Steuersignals niemals vor der Variation des ersten Steuer­ signals, und eine Aktualisierung von Daten beginnt nicht vor dem Ende der Periode, für welche die zweite Signalübertra­ gungsvorrichtung Daten zurückhält.
Ebenso erfolgt, auch wenn die zweite Signalübertragungsvor­ richtung neben dem ersten Steuersignal das vierte Steuersi­ gnal erfordert, eine Variation des vierten Steuersignals früher als die des ersten Steuersignals, und daher ereignet sich eine Variation des zweiten Steuersignals nie vor der Variation des vierten Steuersignals, und eine Aktualisierung von Daten beginnt nicht vor dem Ende der Periode, für welche die zweite Signalübertragungsvorrichtung Daten zurückhält.
Somit ereignet sich keine Kollision von Signalen, auch wenn Daten neu eingegeben (aktualisiert) werden, und folglich kann ein Bedarf der Halbleitervorrichtung reduziert werden.
Zusätzlich wird durch Verwendung eines getakteten Gatters für eine Konfiguration der zweiten Signalübertragungsvor­ richtung ein Pfad von einer Leistungsquelle zu einer Erdung in der zweiten Signalübertragungsvorrichtung vollständig un­ terbrochen, wenn Daten neu eingegeben (aktualisiert) werden, und folglich verbraucht die zweite Signalübertragungsvor­ richtung fast keine elektrische Leistung.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.
Es zeigt:
Fig. 1 ein Schaltdiagramm einer ersten bevorzugten Aus­ führungsform der vorliegenden Erfindung;
Fig. 2 ein Schaltdiagramm einer Konfiguration einer Verriegelung 101;
Fig. 3 ein Zeitablaufdiagramm zur Erklärung einer Operation der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 4 ein Schaltdiagramm einer Konfiguration einer Halbverriegelung 102, welche auf eine zweite be­ vorzugte Ausführungsform der vorliegenden Erfin­ dung angewendet ist;
Fig. 5 ein Zeitablaufdiagramm zur Erklärung einer Operation der zweiten bevorzugten Ausführungs­ form der vorliegenden Erfindung;
Fig. 6 ein Schaltdiagramm einer Konfiguration eines Steuersignalgenerators 40, welcher in einer dritten bevorzugten Ausführungsform der vorlie­ genden Erfindung eingesetzt ist;
Fig. 7 ein Schaltdiagramm einer Konfiguration eines Steuersignalgenerators 50, welcher einer vierten bevorzugten Ausführungsform der vorliegenden Er­ findung eingesetzt ist;
Fig. 8 ein Zeitablaufdiagramm zur Erklärung einer Operation der vierten bevorzugten Ausführungs­ form der vorliegenden Erfindung;
Fig. 9 ein Schaltdiagramm zur Erklärung einer bestimm­ ten Technologie;
Fig. 10 ein Schaltdiagramm zur Erklärung einer bestimm­ ten Technologie; und
Fig. 11 ein Schaltdiagramm zur Erklärung einer bestimm­ ten Technologie.
Ausführungsform 1
Fig. 1 zeigt eine Schaltkonfiguration eines Schieberegisters einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Das Schieberegister weist eine Reihenschaltung einer Mehrzahl von Einheitsverriegelungen 2000 auf. Eine Einheitsverriegelung 2000 besteht aus einem Paar von Halbverriegelungen 101. Die Halbverriegelungen 101, welche auf der linken und der rechten Seite angeordnet sind, werden als Master bzw. Slave bezeichnet. Ein Steuersignalgenerator 30 liefert Steuersignale T1, T1C, T2 und T2C an jede der in Reihe verbundenen Halbverriegelungen. Jede der Halbver­ riegelungen 101 weist Steuersignaleingangsenden I1, I2, I3, I4 auf, welche die Steuersignale erhalten. Das Steuersignal, welches am Steuersignaleingangsende Ik der auf der linken Seite angeordneten Halbverriegelung 101 empfangen wird, ist nicht für alle k (K = 1, 2, 3, 4) mit dem Steuersignal kon­ sistent, welches am Steuersignaleingangsende Ik der auf der rechten Seite angeordneten Halbverriegelung 101 empfangen wird, da die Einheitsverriegelung 2000 aus einem Paar von Halbverriegelungen 101, d. h. Master und Slave, besteht.
Der Steuersignalgenerator 30 besteht aus vier Invertern 31, 32, 33 und 34, welche in Reihe verbunden sind. Der Inverter 31 erhält ein Taktsignal CLK und invertiert es, um das Steu­ ersignal T1C auszugeben. Der Inverter 32 erhält das Steuer­ signal T1C und invertiert es, um das Steuersignal T1 auszu­ geben. Der Inverter 33 erhält das Steuersignal T1 und inver­ tiert es, um das Steuersignal T2C auszugeben. Der Inverter 34 erhält das Steuersignal T2C und invertiert es, um das Steuersignal T2 auszugeben.
Somit stehen die Steuersignale T1 und T2 in Positivlogikbe­ ziehung mit dem Taktsignal CLK, während die Steuersignale T1C und T2C mit dem Taktsignal CLK in Negativlogikbeziehung stehen. Auf diese Weise werden das Taktsignal CLK, sowie die Steuersignale T1C, T1, T2C und T2 in dieser Reihenfolge fortlaufend verzögert.
Fig. 2 zeigt eine interne Konfiguration einer der Halbver­ riegelungen 101. Sie hat das gleiche Systemdesign wie die in Fig. 9 und 10 gezeigte Halbverriegelung 100, unterscheidet sich aber durch die angelegten Steuersignale.
Eine Eingangsleitung 1 leitet ein Eingangssignal D der Halbverriegelung 101 zu einem Übertragungsgatter 21. Das Übertragungsgatter 21 ist durch eine Signalleitung 2 mit ei­ nem Inverter 23 verbunden, welcher das Eingangssignal D in­ vertiert, um ein Ausgangssignal Q an eine Ausgangsleitung 3 zu legen.
Andererseits ist die Ausgangsleitung 3 mit einem Inverter 24 verbunden, welcher das Ausgangssignal Q invertiert, um das resultierende Signal QC durch ein Übertragungsgatter 22 an den Inverter 23 zu legen.
Das Übertragungsgatter 21 besteht aus einem N-Kanal-Transi­ stor 21a und einem P-Kanal-Transistor 21b, und das Steuersi­ gnaleingangsende I3 ist mit einem Gatter des Transistors 21a verbunden, während das Steuersignaleingangsende I4 mit einem Gatter des Transistors 21b verbunden ist. Auf ähnliche Weise besteht das Übertragungsgatter 22 aus einem N-Kanal-Transi­ stor 22a und einem P-Kanal-Transistor 22b, und das Steuersi­ gnaleingangsende I2 ist mit einem Gatter des Transistors 22a verbunden, während das Steuersignaleingangsende I1 mit einem Gatter des Transistors 22b verbunden ist. Was die auf der linken Seite angeordnete Halbverriegelung 101 betrifft, er­ halten die Steuersignaleingangsenden I1, I2, I3, I4 die Steuersignale T1, T1C, T2, bzw. T2C.
Das Übertragungsgatter 21 und der Inverter 23, welche beide als Block-Haupteinheit arbeiten, wirken zusammen, um das Eingangssignal D zu empfangen und das Ausgangssignal Q aus­ zugeben. Das Übertragungsgatter 22 und der Inverter 24, wel­ che beide als Block-Rückkopplungseinheit arbeiten, wirken zusammen, um das Ausgangssignal Q zurückzuhalten.
Fig. 3 zeigt ein Zeitablaufdiagramm zur Veranschaulichung eines Schaltungsvorgangs der Halbverriegelung 101. Im nach­ folgenden wird die Operation der Halbverriegelung 101 als die Operation des Master beschrieben. Wenn das Taktsignal CLK zu einer zeit t0 ansteigt, fällt das Steuersignal T1C zu einer zeit t1 ab. Das Steuersignal T1 steigt zu der zeit t2 an. Dann fällt das Steuersignal T2C zu der zeit t3 ab, und das Steuersignal T2 steigt zu der Zeit t4 an.
Wenn das Taktsignal CLK zu der Zeit t5 abfällt, steigt das Steuersignal T1C zu der Zeit t6 an. Dann steigt das Steuer­ signal T2C zu der Zeit t8 an, und das Steuersignal T2 fällt zu der Zeit t9 ab.
Insbesondere arbeitet die Haupteinheit in Abhängigkeit von den Steuersignalen T2 und T2C, welche an späten Zeitabläufen variieren, während die Rückkopplungseinheit in Abhängigkeit von den Steuersignal T1 und T1C arbeitet, welche zu frühen Zeitabläufen variieren. Der in Fig. 3 schraffierte Teil zeigt an, daß sich jeder Transistor im EIN-zustand befindet.
Da die Steuersignale T2 und T2C an die Gatter der Transisto­ ren 21a bzw. 21b eingegeben werden, aus denen das Übertra­ gungsgatter 21 besteht, schaltet der Transistor 21a nur an, wenn sich das Steuersignal T2 im Hochzustand befindet, wäh­ rend der Transistor 21b anschaltet, wenn sich das Steuersi­ gnal T2C im Niedrigzustand befindet. Somit schaltet das Übertragungsgatter 21 von der Zeit t3 bis zur Zeit t6 an (von t3, t4, t5, t6, t7 und t8 bis t9).
Da auch die Steuersignale TIC und T1 an die Gatter der Tran­ sistoren 22a bzw. 22b eingegeben werden, aus denen das Übertragungsgatter 22 besteht, schaltet der Transistor 22a nur an, wenn sich das Steuersignal TIC im Hochzustand befindet, während der Transistor 22b anschaltet, wenn sich das Steuer­ signal T1 im Niedrigzustand befindet. Somit schaltet das Übertragungsgatter 22 von der Zeit t6 bis zur Zeit t2 im darauffolgenden Zyklus an (von t6, t7, t8, t9, t0 und t1 bis t2) Die Dateneingabe- (Aktualisierung)- Operation durch die Haupteinheit in der Halbverriegelung 101 wird während der Zeit t3 bis zur Zeit t9 durchgeführt. Während dieser Zeitpe­ riode wird das Eingangssignal D vom Übertragungsgatter 21 an die Signalleitung 2 übertragen. Das an die Signalleitung 2 übertragene Signal wird vom Inverter 23 invertiert, und das Ausgangssignal Q, welches mit dem Eingangssignal D in Nega­ tivlogikbeziehung steht, wird an die Ausgangsleitung 3 über­ tragen.
Die Datenrückhalteoperation durch die Rückkopplungseinheit in der Halbverriegelung 101 wird während der Zeit t6 bis zur Zeit t2 durchgeführt. In der Datenrückhalteoperation wird das durch die Inversion des Ausgangssignals Q in der Rück­ kopplungseinheit erhaltene Signal QC an die Signalleitung 2 gelegt, um Daten in einer mit dem Inverter 23 gebildeten Schleife zurückzuhalten. Die Zeit t6 folgt jedoch eine be­ trächtlich lange Zeit auf etwa die Zeiten t3 und t41 wenn das Eingangssignal D nochmals erhalten wird, und zu dieser zeit ist eine logische Inversion des Eingangssignal D been­ det, um die Logik des Ausgangssignals Q bzw. des Signals QC festzulegen. Des weiteren steht das Eingangssignal D in Po­ sitivlogikbeziehung mit dem Signal QC.
Somit ereignet sich niemals eine Kollision des Eingangssi­ gnals D mit dem Signal QC, auch wenn sich beide Übertra­ gungsgatter 21 und 22 von der Zeit t6 bis zur Zeit t9 öff­ nen. Mit anderen Worten, das Übertragungsgatter 21 behindert niemals eine Zurückhaltung von Daten.
Wenn die Datenrückhalteoperation beendet ist, verlassen beide Transistoren 22a und 22b den EIN-Zustand zu der Zeit t2. Somit wird es von den Transistoren 21a und 21b, welche zu einer Zeit t3 bzw. t4, später als die Zeit t2, ein­ schalten, niemals zugelassen, daß sich das Übertragungsgat­ ter 21 anschaltet, bevor die Datenrückhalteoperation beendet ist.
Das Öffnen des Übertragungsgatters 21 in der Haupteinheit zur Zeit t3 veranlaßt den Beginn einer Dateneingabe- (Aktua­ lisierung)-Operation.
In dieser Ausführungsform schaltet das Übertragungsgatter 22 ab, während das Übertragungsgatter 21 anschaltet. Somit er­ eignet sich keine Kollision von entgegengesetzten Signalen in einem Übergang von der Datenrückhalteoperation zur Daten­ eingabe- (Aktualisierung) Operation, auch wenn die Logik des Eingangssignals D aktualisiert wird, um das Signal QC, wel­ ches mit dem noch nicht aktualisierten Eingangssignal in Po­ sitivlogikbeziehung steht, in eine Negativlogikbeziehung mit dem aktualisierten Eingangssignal zu bringen, und somit flieht kein Durchgangsstrom. Solche Wirkungen können in der Halbverriegelung 101 des Slave erzielt werden.
Ausführungsform 2
Fig. 4 zeigt eine Konfiguration einer Halbverriegelung 102, welche in einer zweiten bevorzugten Ausführungsform der vor­ liegenden Erfindung verwendet wird. Wie in der ersten bevor­ zugten Ausführungsform ist eine Mehrzahl von Halbverriege­ lungen 102 in Reihe verbunden (siehe′ Fig. 1).
Eine Haupteinheit, welche aus einem Übertragungsgatter 21, einem Inverter 23, einer Eingangsleitung 1, einer Signallei­ tung 2 und einer Ausgangsleitung 3 besteht, ist ähnlich wie die in der ersten bevorzugten Ausführungsform beschriebene Halbverriegelung 101 konfiguriert. Ebenso sind die Steuersi­ gnaleingangsenden I3, I4 ähnlich wie in der Halbverriegelung 101 mit Gattern der Transistoren 21a bzw. 21b verbunden, aus denen das Übertragungsgatter 21 besteht.
Andererseits ist eine Rückkopplungseinheit anders als die der Halbverriegelung 101 konfiguriert. Die Ausgangsleitung 3 ist mit einer Logikinversionseinheit 26 verbunden, welche ein Paar von Ausgangsanschlüssen aufweist und wiederum mit einer Schalteinheit 25 mit einem Paar von Eingangsanschlüs­ sen verbunden ist, welche dem Paar von Ausgangsanschlüssen entsprechen. Ein Ausgang der Schalteinheit 25 ist mit der Signalleitung 2 verbunden.
Die Schalteinheit 25 besteht aus einem N-Kanal-Transistor 25a mit einem Gatter, mit welchem das Steuersignalein­ gangsende I2 verbunden ist, und einem P-Kanal-Transistor 25b, mit welchem das Steuersignaleingangsende I1 verbunden ist, wobei beide in Reihe geschaltet sind. Die Drains der Transistoren 25a und 25b sind gemeinsam mit der Signallei­ tung 2 verbunden.
Die Logikinversionseinheit 26 besteht aus einem N-Kanal- Transistor 26a und einem P-Kanal-Transistor 26b, welche beide mit der Ausgangsleitung 3 verbunden sind, so daß ein Ausgangssignal Q von ihnen erhalten wird. Die Source des Transistors 26b ist mit einer Leistungsquelle 71 verbunden, und seine Drain ist mit einer Source des Transistors 25b verbunden. Die Source des Transistors 26a ist mit einer (geerdeten) Erdung 72 verbunden, und ihre Drain ist mit ei­ ner Source des Transistors 25a verbunden. Die Schalteinheit 25 und die Logikinversionseinheit 26, welche auf diese Weise konfiguriert sind, operieren in Abhängigkeit von Takten der Steuersignale T1 und T1C und werden deshalb als "getaktete Gates" bezeichnet.
Fig. 5 zeigt ein Zeitablaufdiagramm zur Veranschaulichung eines Schaltungsvorgangs der Halbverriegelung 102. Variie­ rende Zeitabläufe der Steuersignale T1, T1C, T2 und T2C an die Halbverriegelung 102 sind die gleichen wie in Fig. 3. In der zweiten bevorzugten Ausführungsform ist die Operation der Halbverriegelung 102 als Operation des Master beschrie­ ben. Die Steuersignaleingangsenden I1, I2, 13, I4 des Master erhalten die Steuersignale T1, T1C, T2, bzw. T2C.
Auch in Fig. 5 zeigt der schraffierte Teil eine Periode an, während der jeder Transistor in der Halbverriegelung 102 an­ schaltet. Der Transistor 21a schaltet von der Zeit t4 bis zur Zeit t9 an (von der Zeit t4, t5, t6, t7 und t8 bis t9), der Transistor 21b schaltet von der Zeit t3 bis zur Zeit t8 an (von der Zeit t3, t4, t5, t6 und t7 bis t8), der Transi­ stor 25b schaltet von der Zeit t6 bis zur Zeit t1 im darauf­ folgenden Zyklus an (von der Zeit t6, t7, t8, t9 und t0 bis t1), und der Transistor 25b schaltet von der Zeit t7 bis zur Zeit t2 an (von der Zeit t7, t8, t9, t0, und t1 bis t2). Auf diese Weise operiert die Haupteinheit in der Halbverriege­ lung 102 in Abhängigkeit von den Taktsignalen T2 und T2C, welche bei späten Zeitabläufen variieren, während die Rück­ kopplungseinheit in der Halbverriegelung 102 in Abhängigkeit von den Taktsignalen T1 und T1C operiert, welche bei frühen Zeitabläufen variieren.
Die Dateneingabeoperation durch die Haupteinheit in der Halbverriegelung 102 ist ähnlich wie diejenige der in der ersten bevorzugten Ausführungsform beschriebenen Halbverrie­ gelung 101. Die Datenrückhalteoperation durch die Rückkopp­ lungseinheit wird im nachstehenden beschrieben.
Wenn entweder der Transistor 25a oder der Transistor 25b in der Schalteinheit 25 anschaltet, wird das Ausgangssignal Q von der logischen Inversionseinheit 26 invertiert, und manchmal wird das Signal QC, welches mit dem Ausgangssignal Q in Negativlogikbeziehung steht, an die Drain eines der Transistoren gelegt. Folglich wird manchmal das Signal QC an die Signalleitung 2 gelegt. Es schaltet jedoch jeder der Transistoren 25a und 25b nur während der Zeit t6 bis zur zeit t2 an, und da seit den Zeiten t3 und t4 eine beträcht­ lich lange Zeit vergangen ist, wenn die Dateneingabe- (Ak­ tualisierungs-) Operation begonnen wird, wird die Operation des Inverters 23 beendet, um eine Logik des Ausgangssignals Q festzulegen. Daher ereignet sich bei einem Übergang von der Dateneingabeoperation zur Datenrückhalteoperation in der Signalleitung nie eine Kollision von Signalen mit unter­ schiedlicher Logik, und das Ausgangssignal Q bzw. das Signal QC kann in der Ausgangsleitung 3 bzw. der Signalleitung 2 zurückgehalten werden.
Des weiteren schalten die Transistoren 21a, 21b, 25a und 25b bei einem Übergang von der Datenrückhalteoperation zur Da­ teneingabe-(Aktualisierungs-) Operation während der Zeit t2 bis zur Zeit t3 ab, und daher kollidieren Signale mit unter­ schiedlicher Logik nie in der Signalleitung 2. Damit flieht fast kein Durchgangsstrom in irgendeinem Übergang zwischen Operationen.
Beim Übergang von der Datenrückhalteoperation zur Datenein­ gabe- (Aktualisierungs-) Operation schalten beide Transisto­ ren 25a und 25b in der Schalteinheit 25 ab, wenn das Über­ tragungsgatter 21 anschaltet, und somit sind die Drains der Transistoren 26a und 26b, aus welchen sich die Logikinversi­ onseinheit 26 zusammensetzt, nicht miteinander verbunden. Dies bedeutet, daß ein von der Leistungsquelle 71 zur Erdung 72 führender Pfad unterbrochen ist und zu dieser Zeit fast kein Durchgangsstrom fliegt. Somit verbraucht die aus der Schalteinheit 25 und der Logikinversionseinheit 26 zusammen­ gesetzte Rückkopplungseinheit bei der Aktualisierung des Eingangssignals Q fast keine elektrische Leistung. Solche Wirkungen können in der Halbverriegelung 102 des Slave er­ zielt werden.
Ausführungsform 3
Der in Fig. 1 gezeigte Steuersignalgenerator 30 ist nicht die einzige Konfiguration, durch welche die Steuersignale T1, T1C, T2 und T2C auf der Grundlage des Taktsignals CLK erzeugt werden können.
Fig. 6 zeigt ein Schaltdiagramm, welches eine Konfiguration eines Steuersignalgenerators 40 zeigt. Der Steuersignalgene­ rator 40 kann entweder mit der Halbverriegelung 101 oder der Halbverriegelung 102 in den vorstehend erwähnten Ausfüh­ rungsformen eingesetzt werden.
Die Inverter 41 und 42 sind in Reihe verbunden; der Inverter 41 erhält ein Taktsignal CLK, um ein Steuersignal T1C zu er­ zeugen, während der Inverter 42 das Steuersignal T1C erhält, um ein Steuersignal T1 zu erzeugen.
Die Inverter 43, 44 und 45 sind in Reihe geschaltet; das an den Inverter 43 eingegebene Taktsignal CLK wird dreimal in­ vertiert, und ein Steuersignal T2C wird vom Inverter 45 aus­ gegeben. Das Steuersignal T2C, welches durch die dritte lo­ gische Inversion erhalten wird, variiert jedoch um einen Zeittakt später als das Steuersignal T1, welches durch die zweite logische Inversion erhalten wird.
Zusätzlich wird ein Steuersignal T2 durch einen Inverter 46 erzeugt, welcher mit den Invertern 43, 44 und 45 in Reihe geschaltet ist. Somit werden das Taktsignal CLK und die Steu­ ersignale T1C, T1, T2C und T2 in dieser Reihenfolge verzö­ gert. Auch stehen die Steuersignale T1 und T2 mit dem Takt­ signal CLK in Positivlogikbeziehung, während die Steuersi­ gnale T1C und T2C mit dem Taktsignal CLK in Negativlogikbe­ ziehung stehen.
Somit operieren die Halbverriegelungen 101 und 102 auch mit dem Steuersignalgenerator 40 in Abhängigkeit eines Zeitab­ lauf es, welcher ähnlich dem in der ersten und zweiten Ausführungsform erklärten Zeitablaufist, und die gleichen Wirkungen können erzielt werden.
Ausführungsform 4
Es kann eine weitere Konfiguration eingesetzt werden, um die Steuersignale T1, T1C, T2 und T2C auf der Grundlage des Taktsignals CLK zu erzeugen.
Fig. 7 zeigt ein Schaltdiagramm, welches eine Konfiguration eines Steuersignalgenerators 50 darstellt. Der Steuersignal­ generator kann entweder mit der Halbverriegelung 101 oder der Halbverriegelung 102 in den vorstehend erwähnten Ausfüh­ rungsformen eingesetzt werden.
Die Inverter 51 und 52 sind in Reihe geschaltet; der Inver­ ter 51 erhält ein Taktsignal CLK, um ein Steuersignal T1C zu erzeugen, während der Inverter 52 das Steuersignal T1C er­ hält, um ein Steuersignal T1 zu erzeugen.
Die Inverter 53, 54 und 55 sind in Reihe verbunden. Das an den Inverter 53 eingegebene Taktsignal CLK wird zweimal in­ vertiert, und folglich wird ein Steuersignal T2C davon aus­ gegeben. Ähnlich wie bei den in der ersten bis dritten be­ vorzugten Ausführungsform beschriebenen Steuersignalgenera­ toren 30, 40 und 50 stehen die Steuersignale T1 und T2 mit dem Taktsignal CLK in Positivlogikbeziehung, während die Steuersignale T1C und T2C mit dem Taktsignal CLK in Negativ­ logikbeziehung stehen.
In der vierten bevorzugten Ausführungsform werden jedoch das Taktsignal und die Steuersignale T1C, T1 und T2C in dieser Reihenfolge verzögert, obwohl das Steuersignal T2 fortlau­ fend mit dem gleichen Zeitablauf wie das Steuersignal T1 er­ zeugt wird. Wenn also der Steuersignalgenerator 50 die Steu­ ersignale T1, T1C, T2 und T2C an die Halbverriegelung 101 oder die Halbverriegelung 102 legt, kann Durchgangsstrom fliegen.
Um dies in weiteren Einzelheiten zu erklären, stellt Fig. 8 ein Zeitablaufdiagramm dar für den Fall, in dem der Steuersignalgenerator 50 die Steuersignale T1, T1C, T2 und T2C an die Halbverriegelung 101 legt. Der Transistor 21a schaltet in Abhängigkeit von dem Steuersignal T2 an oder aus, und wie zu sehen ist, schaltet er zu der Zeit t2 an. Das Übertragungsgatter 22 für Datenrückhaltung befindet sich bis zur Zeit t2 im EIN-Zustand. Dann ereignen sich manchmal zu der Zeit t2 momentane Kollisionen zwischen Signalen mit unterschiedlicher Logik in der Signalleitung 2.
Eine Kollision der Signale ereignet sich jedoch innerhalb eines Moments, und auch wenn ein Durchgangsstrom fließt, ist eine Periode für das Fliegen von Strom sehr kurz im Ver­ gleich zu einem Fall, wie er in Fig. 11 von der Zeit t12 bis zur t13 dargestellt ist. Somit ist auch in der vierten be­ vorzugten Ausführungsform der Leistungsverbrauch aufgrund des Durchgangsstroms sehr gering, und es ist offensichtlich, daß ein Bedarf effektiv reduziert ist.
Auch in dem Fall, in welchem der Steuersignalgenerator 50 die Steuersignale T1, T1C, T2 und T2C an die Halbverriege­ lung 102 legt, kann ein Bedarf ähnlich wie in der zweiten bevorzugten Ausführungsform weiterhin reduziert werden.
Wie beschrieben wurde, arbeitet gemäß der vorliegenden Er­ findung ein erster Schalter einer Einheitsverriegelungs­ schaltung um einen Zeitablauf später als eine zweite Signal­ übertragungsvorrichtung, und somit kann die Kollision von Signalen mit unterschiedlicher Logik beim Aktualisieren ei­ nes an einen Eingangsanschluß gelegten Signals vermieden werden. Da kein durch eine Kollision der Signale verursach­ ter zusätzlicher Durchgangsstrom fließt, kann somit ein Be­ darf einer Halbleitervorrichtung reduziert werden.
Wenn zusätzlich noch ein getaktetes Gatter für eine Konfigu­ ration der zweiten Signalübertragungsvorrichtung eingesetzt wird, verbraucht die zweite Signalübertragungsvorrichtung beim Aktualisieren des an den Eingangsanschluß gelegten Si­ gnals fast keine Leistung, und daher kann der Bedarf der Halbleitervorrichtung weiter reduziert werden.

Claims (19)

1. Halbleitervorrichtung mit:
einer aus einem Paar von Halbverriegelungsschaltungen bestehenden Einheitsverriegelungsschaltung, und
einer Steuersignalzuführung, welche ein Taktsignal in ersten und zweiten Verarbeitungszeitperioden verarbei­ tet, um erste und zweite Steuersignale zu erzeugen und anzulegen, welche eine mit dem Taktsignal zum Anlegen des ersten und zweiten Steuersignals an jede der Einheitsverriegelungsschaltungen im wesentlichen iden­ tische Impulsbreite aufweisen;
wobei
die zweite Verarbeitungszeitperiode gleich lang oder länger als die erste Verarbeitungszeitperiode ist;
jedes Paar der Halbverriegelungsschaltungen aufweist:
  • a) einen Eingangs- und einen Ausgangsanschluß,
  • b) einen ersten Schalter, welcher mit dem Eingangsan­ schluß verbunden ist, um bei der Steuerung des zweiten Steuersignals an- oder abzuschalten,
  • c) eine erste Signalübertragungsvorrichtung mit einem über den ersten Schalter mit dem Eingangsanschluß ver­ bundenen Eingangsende und einem Ausgangsende, das mit dem Ausgangsanschluß verbunden ist, um eine logische Inversion durchzuführen, und
  • d) eine zweite Signalübertragungsvorrichtung, deren Eingangsende mit einem Ausgangsende der ersten Signal­ übertragungsvorrichtung verbunden ist und deren Aus­ gangsende mit einem Eingangs ende der ersten Signalüber­ tragungsvorrichtung verbunden ist, um in Abhängigkeit von dem ersten Steuersignal ein Rückkopplungssignal aus zugeben, welches durch Durchführung einer logischen Inversion an einem Ausgang von der ersten Signalüber­ tragungsvorrichtung erhalten wird.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Signalübertragungsvorrichtung im wesent­ lichen aus einem Inverter besteht.
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignalzuführung des weiteren ein drittes Steuersignal, welches mit dem ersten Steuersignal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen legt, wobei die zweite Signalübertragungsvorrichtung aufweist:
d-1) eine Signalverarbeitungseinheit mit einem mit dem Eingangs ende der zweiten Signalübertragungsvorrichtung verbundenen Eingangsende und einem Ausgangsende für die Ausgabe des Rückkopplungssignals, und
d-2) einen zwischen dem Ausgangsende der Signalverar­ beitungseinheit und dem Ausgangsende der zweiten Si­ gnalübertragungsvorrichtung verbundenen zweiten Schal­ ter, wobei
d-2-1) der zweite Schalter einen dritten und vierten, zwischen dem Ausgangsende der Signalverarbeitungsein­ heit und dem Eingang der zweiten Signalübertragungsvor­ richtung parallel miteinander verbundene Einheitsschal­ ter aufweist, um in Abhängigkeit von Signalen zu arbei­ ten, welche eine entgegengesetzte Phase aufweisen,
d-2-2) der dritte Einheitsschalter bei der Steuerung des ersten Steuersignals an- und abschaltet, und
d-2-3) der vierte Einheitsschalter bei der Steuerung des dritten Steuersignals an- und abschaltet.
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Steuersignalzuführung des weiteren ein viertes Steuersignal, welches mit dem zweiten Steuersignal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen gelegt, wobei
b-1) der erste Schalter einen ersten und einen zweiten Einheitsschalter aufweist, welche parallel miteinander verbunden sind, um in Abhängigkeit von Signalen zu ar­ beiten, welche eine entgegengesetzte Phase aufweisen,
b-2) der erste Einheitsschalter bei der Steuerung des zweiten Steuersignals an- und abschaltet, und
b-3) der zweite Einheitsschalter bei der Steuerung des vierten Steuersignals an- und abschaltet.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jedoch sowohl der erste als auch der zweite Ein­ heitsschalter aus einem Paar von komplementären leiten­ den Transistoren besteht.
6. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das erste Steuersignal in Positivlogikbeziehung mit dem Taktsignal steht.
7. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß sowohl der dritte als auch der vierte Einheits­ schalter im wesentlichen aus einem Paar von komplemen­ tären leitenden Transistoren besteht.
8. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß von der Steuersignalzuführung des weiteren ein drittes Steuersignal, welches mit dem ersten Steuersi­ gnal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen angelegt wird,
wobei die zweite Signalverarbeitungsvorrichtung auf­ weist:
d-3) eine Signalverarbeitungsvorrichtung mit einem Eingangsende, das mit dem Eingangsende der zweiten Si­ gnalübertragungsvorrichtung verbunden ist, und einem Paar von Ausgangsenden, welche beide das Rückkopplungs­ signal erhalten, und
d-4) einen zweiten Schalter mit einem Paar von Ein­ gangsenden, welche mit dem Paar von Ausgangsenden der Signalverarbeitungseinheit verbunden sind, und einem Ausgangsende für die selektive Ausgabe des Rückkopp­ lungssignals, wobei
d-4-1) der zweite Schalter einen dritten und einen vierten Einheitsschalter aufweist, welche zwischen dem Paar von Eingangs enden des zweiten Schalters in Reihe verbunden sind, um in Abhängigkeit von Signalen zu ar­ beiten, welche eine entgegengesetzte Phase aufweisen,
d-4-2) der dritte und der vierte Einheitsschalter gemeinsam mit dem Ausgangsende der zweiten Signalüber­ tragungsvorrichtung verbunden sind,
d-4-3) der dritte Einheitsschalter bei der Steuerung des ersten Steuersignals an- und abschaltet, und
d-4-4) der vierte Einheitsschalter bei der Steuerung des dritten Steuersignals an- und abschaltet.
9. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuersignalzuführung des weiteren ein viertes Steuersignal, welches mit dem zweiten Steuersignal in Negativlogikbeziehung steht, erzeugt und an die Halbverriegelungsschaltungen legt, wobei
b-1) der erste Schalter einen ersten und einen zweiten Einheitsschalter aufweist, welche parallel miteinander verbunden sind, um in Abhängigkeit von Signalen zu ar­ beiten, welche eine entgegengesetzte Phase aufweisen,
b-2) der erste Einheitsschalter bei der Steuerung des zweiten Steuersignals an- und abschaltet, und
b-3) der zweite Einheitsschalter bei der Steuerung des vierten Steuersignals an- und abschaltet.
10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das erste Steuersignal in Positivlogikbeziehung mit dem Taktsignal steht.
11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß sowohl der dritte als auch der vierte Einheits­ schalter im wesentlichen aus einem Paar von komplemen­ tären leitenden Transistoren bestehen.
12. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß
d-3-1) die Signalverarbeitungseinheit einen fünften und einen sechsten Einheitsschalter umfaßt, welche je­ weils ein erstes und ein zweites Ende aufweisen sowie ein gemeinsames Ende, welches gemeinsam mit dem Ein­ gangsende der Signalverarbeitungseinheit verbunden ist, um in Abhängigkeit mit Signalen zu arbeiten, welche eine entgegengesetzte Phase aufweisen,
d-3-2) komplementäre Potentiale an das erste Ende des fünften bzw. des sechsten Einheitsschalters gelegt wer­ den, und
d-3-3) das Paar von Ausgangsanschlüssen der Signalver­ arbeitungseinheit mit dem zweiten Anschluß des fünften bzw. des sechsten Einheitsschalters verbunden ist.
13. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das zweite Steuersignal in Negativlogikbeziehung mit dem Taktsignal steht.
14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Steuersignalzuführung aufweist:
einen ersten Inverter zum Empfangen des zweiten Steuer­ signals, um das vierte Steuersignal zu erzeugen,
einen zweiten Inverter zum Empfangen des ersten Steuer­ signals, um das zweite Steuersignal zu erzeugen, und
einen dritten Inverter zum Empfangen des dritten Steu­ ersignals, um das erste Steuersignal zu erzeugen.
15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Steuersignalzuführung des weiteren einen vier­ ten Inverter zum Empfang eines Taktsignals aufweist, um das dritte Steuersignal zu erzeugen.
16. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Steuersignalzuführung aufweist:
einen ersten Inverter zum Empfangen des Taktsignals, um das dritte Steuersignal zu erzeugen,
einen zweiten Inverter zum Empfangen des dritten Steu­ ersignals, um das erste Steuersignal zu erzeugen,
einen dritten Inverter zum Empfangen des Taktsignals, um das zweite Steuersignal zu erzeugen, und
einen vierten Inverter zum Empfangen des zweiten Steu­ ersignals, um das vierte Steuersignal zu erzeugen.
17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß der dritte Inverter einen ersten bis dritten Inver­ ter aufweist, welche in Reihe verbunden sind.
18. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Steuersignalzuführung aufweist:
einen ersten Inverter zum Empfangen des Taktsignals, um das dritte Steuersignal zu erzeugen,
einen zweiten Inverter zum Empfangen des dritten Steu­ ersignals, um das erste Steuersignal zu erzeugen,
einen Puffer zum Empfangen des Taktsignals, um das vierte Steuersignal zu erzeugen, und
einen dritten Inverter zum Empfangen des vierten Steu­ ersignals, um das zweite Steuersignal zu erzeugen.
19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß der Puffer einen ersten bis zweiten Inverter auf­ weist, welche in Reihe verbunden sind.
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