DE2134806C3 - - Google Patents

Description

Die Erfindung bezieht sich auf ein dynamisches Schieberegister gemäß dem Oberbegriff des Patentan*

Spruchs 1.

Schieberegister werden gewöhnlich in solchen Teilen von Datenverarbeitungsanlagen zur Anwendung gebracht, wo Informationen vorübergehend gespeichert 5 oder für die Verarbeitung synchronisiert werden müssen. Register dieser Art enthalten üblicherweise mehrere, im wesentlichen gleichartige, in Reihe geschaltete Stufen.
In einem dynamischen Schieberegister empfängt jede

ίο Stufe Taktimpulse, die bei jedem Taktimpuls-Zyklus wirksam werden und Daten von einer Stufe auf eine folgende verschieben oder übertragen. Die Periode eines jeden Taktimpuls-Zyklus wird für gewöhnlich als ein »Bit« der Datenübertragung bezeichnet, so daß jede Verschiebeoperation während eines Bit durchgeführt v-ird. Diejenige Einheit eines Schieberegisters, welche eine Zeitverzögerung von einem »Bit« in ein Signal einzubringen vermag, wird auch als ein »Bit« eines Registers bezeichnet Bei einem Schieberegister, welches zehn Bit hat, erscheint ein Datensignal somit zehn Bit später an der Ausgangsstufe des Registers, als es an seiner Eingangsstufe angelegt wurde; ein solches Register wird als iO-Bit Register bezeichnet

Die maximale Taktfrequenz ist durch die Gegebenheiten der praktischen Ausgestaltung begrenzt In den bisher bekannten Schieberegistern sind die maximalen Datengeschwindigkeiten auf die maximal verfügbare Taktfrequenz begrenzt, weiche zumeist in der Größenordnung von 5 MHz liegt Die Ausgestaltung eines Schieberegisters ist allgemein auch au; einen minimalen Energiebedarf bei gegebener Taktfrequenz gerichtet, insbesondere wenn eine große Anzahl derartiger Register in einem Rechnersystem zur Anwendung gelangt wie es typisch ist Allgemein gesagt steigt der Energiebedarf mit steigender Taktfrequenz.

Einer der bedeutendsten Fortschritte auf dem Gebiet der logischen Schaltungen war in den vergangenen Jahren die Entwicklung von Schaltungen mit Feldeffekt-Transistoren (FETs). von weichen sich zur Bildung eines oder mehrerer vorbestimmter, integrierter Kreise ohne Schwierigkeiten eine größere Anzahl "uf ein einziges Halbleilerplättchen bringen läßt und die wünschenswerterweise mit hoher Geschwindigkeit und geringem Energiebedarf arbeiten. Ein weiterer bedeutender Fortschritt ist die Anwendung der 4-Phasen-Taktlogik, bei welcher während eines jeden Taktimpuls-Zyklus vier ausgeprägte Taktphasen vorliegen, deren jede in Relation zu den übrigen eine bestimmte Zeitrelation hat. Diese Taktversorgungslogik ist insbesondere zur Verwendung in Kreisen geeignet, welche FETs benutzen. Sie ermöglicht den Aufbau beliebiger Verknüpfungen und dabei den Energiebedarf dieser Kreise bedeutend zu reduzieren.
7-jr Steigerung der Frequenz, mit welcher die Daten verschoben werden, ist durch die NL-Offenlegungsschrift 67 11 463 eine Anordnung bekanntgeworden, bei welcher mehrere Schieberegister parallel geschaltet und die am Eingang anliegenden Daten abwechselnd abhängig von einem Vier-Phasen-Taktglied abgetastet und weitergegeben werden. Durch diese Maßnahme wird zwar die Schiebegeschwindigkeit verdoppelt, jedoch erhöht sich der F.nergieverbrauch, da jedes der parallel anzuordnenden Schieberegister die volle Impulsleistung am Ausgang abgeben muß.

Aufgabe der vorliegenden Erfindung ist es, ein dynamisches Schieberegister der im Oberbegriff des Anspruches 1 angegebenen Art anzugeben, wobei keine Stufe des Schieberegisters im stationären Zustand

Gleichspannungsenergie benötigt und alle Logik- und Schalteinrichtungen einer Ausgangsstufe zur Erzielung dieses Ergebnisses komplementäre Eingangssignale erhalten. Diese Aufgabe ist bei dem dynamischen Schieberegister nach dem Oberbegriff des anliegenden Anspruchs 1 durch die Merkmale dieses Anspruches gelöst.

Bei dem Schieberegister nach der Erfindung ist also eine eigene Ausgangsschaltung vorgesehen, welche so ausgelegt ist, daß jede der logischen und Schaltstufen komplementäre Fingänge erhält. Auf diese Weise wird im stationären Zustand kein Gleichstrom zu irgendeinem Zeitpunkt von der Ausgangsschaltung aufgenommen. Hierdurch ist dann der gesamte Stromverbrauch des dynamischen Schieberegisters in stationärem Zustand ganz wesentlich herabgesetzt.

Entsprechend einer vorteilhaften Ausgestaltung weist dabei die Ausgangsschaltung des dynamischen Schieberegisters gemäß der Erfindung erste bis vierte logische Stufen auf, welche als Eingänge die tatsächlichen oder Absolut- und die Komplementwerte an den Ausgängen des jeweiligen Registers in umgekehrter Reihenfolge erhalten und dementsprechend wirksam sind, um ein Zwischensignal und dessen Umkehrung zu e:v:eugen. Diese letzterwähnten beiden Signale werden dann an die ersten und zweiten Schalteinrichtungen angelegt, weiche die Ausgangsschaltung aufweist, mittels welcher an einem Ausgangsanschluß das geforderte Datenausgangssignal des Systems erzeugt wird. Aufgrund der Verwendung von komplementären Eingängen, um jede der logischen Stufen einschließlich der Ausgangsschaltung anzusteuern, ist wirksam das Fließen von Gleichstrom im stationären Zustand verhindert, infolgedessen arbeitet die Datensignalstufe am Ausgang, welche das geforderte Datensignal schafft, in einer Weise, durch welche der erforderliche Energieabfluß wesentlich vermindert ist.

Weitere vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.

Einzelheiten eines Schieberegisters nach der Erfindung werden im folgenden in Verbindung mit den Zeichnungen ..äher erläutert. In diesen Zeichnungen zeigt

F i g. 1 ein vereinfachtes Blockdiagramm des erfindungsgemäßen Schieberegisters,

F i g. 2 ein ausführlicheres Blockdiagramm und Einzelheiten des Diagramms der Fig. 1,

F i g. 3 eintn schemaiischen Stromlaufplan des Schieberegisters der F i g. 1 und 2 und

Fig.4 die Kurvenform der Taktsignale und der Datensignale des Schieberegisters.

Wie die meisten Schieberegister empfängt auch das erfindungsgemäße Schieberegister mit einer bestimmten Geschwindigkeit Daten, verschiebt diese Daten um eine bestimmte Anzahl von Bits und stellt sie an einem Ausgang in einer Form wieder her, welche den Eingangsdaten entspricht, jedoch bezüglich des Einganges um eine bestimmte Zeit verzögert. Die Geschwindigkeit, mit welcher die einzelnen Schieberegisterstufen verschoben werden, d. h., die Taktgeschwindigkeit, mit welcher das Schieberegister arbeitet, beträgt die Hälfte der Geschwindigkeit der Datenverschiebung. Dies wird ermöglicht durch die Anwendung von zwei Schieberegistern und durch das Abtasten der Eingangsdaten und Verschieben dieser abgetasteten Daten in jedem Register bei unterschiedlichen Abschnitten einer Taktperiode. Am Ausgang werden die Daten durch Anwendung der gleichen Taktsignale in einer Art wiederhergestellt, bei welcher aus der Energieversorgung des Systems nur ein Minimum an Gleichspannungs-Energie entnommen wird. Die Verringerung des Energiebedarfs infolge der tatsächlichen Halbierung der zur Verschiebung der Daten mit einer bestimmten Geschwindigkeit erforderlichen System! aktgeschwindigkeit reduziert zusammen mit der Verringerung des Energiebedarfs im Ausgangskreis der vorliegenden Erfindung den gesamten Energieverbrauch des Systems

IQ merklich. Dies führt zu einer verbesserten Wirkungsweise des Schieberegisters, was insbesondere bei größeren Logik- oder Datenverarbeitungssystemen von Bedeutung ist, weil gewöhnlich mehrere derartiger Schieberegister zur Anwendung gelangen.

Wie in Fig. 1 gezeigt, umfaßt das erfindungsgemäße Schieberegister ein erstes Schieberegister 10 und ein zweites Schieberegister 12, weiche parallel geschaltet sind. Die Eingangsstufe eines jeden Registers ist mit einem Daten-Anschlußpunkt 14 verbunden, an welchem das Eingangs-Datensignal liegt. Die Ausgangöstufen der Register 10 und 12 sind mit einer Ausgangsschaltung verbunden, die insgesamt mit 16 beze· hnet ist und in welcher das Datensigna! wieder aufgebaut und an den Ausgangs-Anschlußpunkt 18 angepaßt wird.

Das in F i g. 1 gezeigte Schieberegister arbeitet unter der Steuerung von vier Taktsignalen, die in den Zeilen a—d der Fig.4 gezeigt sind, in welchen jede Periode des Schiebetaktes in die Taktphasen Φ t, Φ 2, Φ 3 und Φ 4 eingeteilt ist. Die Taktphasen Φ t und Φ 3 wirken (negativ) an einmaligen oder versetzten Abschnitten einer Taktperiode; die Taktphase Φ 2 überlappt die Taktphase Φ 1 und dauert bis zum Einsetzen der Taktpahse Φ 3 an; die Taktphase Φ 4 beginnt mit dem Einsetzen der Taktphase Φ 3 und hält bis zum Einsetzen

$5 der nächsten Taktphase Φ 1 an. In dieser Beschreibung sei derjenige Abschnitt der Periode, in welchem eine der Taktphasen negativ ist, als die »Zeit« dieser Taktphase bezeichnet. So bezeichnet beispielsweise »Φΐ-Zeit« den Abschnitt der Taktperiode, in welchem die Taktphase

■to Φ 1 negativ ist.

Die Taktphasen, insbesondere die Taktphasen Φ 1 und Φ 3. gelangen in umgekehrter Folge an die Stufen der Schieberegister 10 und 12, so daß die Daten innerhalb der Bits des Registers 10 zur Φ1- und Φ3-Ζεα, innerhalb der Bits des Registers 12 zur Φ3- und Φΐ-Zeit abgetastet und verschoben werden. Die Taktphasen Φ 1 und Φ 3 gelangen in besonderer Weise a.jch innerhalb der Ausgangs-Schaltung 16 zur Anwendung und bewirken die Rekombination der Ausgänge der Verschieberegister 10 und 12 zur Formung des Ausgangsdatensignals am Ausgangs-Anschlußpunkt 18, der die gewünschte Logikinformation und Zeitverschiebung bezüglich des Eingangsdatensignals aufweist. Hierzu werden zunächst die Absolut- und Komplementwerte der von den Register-Ausgangsdalen abgeleiteten Signale gebildet, welche anschließend in einer Reihe von Ausgangs-Logikstufen in besonderer Weise unier der Steuerung der Taktphasen Φ I und Φ 3 kombiniert werden. Die Arbeitsweise der Ausgangs·Schaltung 16

w) benötigt keine stationäre Gleichspannungsenergie.

Das zur Erläute ung der Erfindung ausgewählte spezielle Schieberegister umfaßt zwei derartige Register 10 und 12, welche 63 Bits enthalten; somit erzeugt jedes Register eine Verzögerung von 63 Bits zwischen

«■■> seiner Eingangs- und seiner Ausgangsstufe. Die Gesamtverzögerung des Systems entspricht dem Doppelten eines einasinen Registers zuzüglich der additiven 2-Bit-Verzögerung in der Ausgangs-Schaltung

16 zur Erzielung einer ^S-Bit-Gcsamtvcrzögerung zwischen dem Ausgangs- und dem Eingangs-Datensignal. Wie in Fig.2 zu sehen, umfaßt jedes Bit der Schieberegister 10 und 12 ein Paar Umkehr-Schieberegisterstufen, wobei der Ausgang der ersten Stufe derart mit der zweiten Stufe verbunden ist, daß der Ausgang der zweiten Stufe eine Wiedergabe des um ein Bit Verschobehen Eingangs an der ersten Stufe darstellt. Entsprechend der F i g. 3 enthält jede Umkehrstufe drei Feldeffekt-Transistoren (FETs), deren Ausgangspfade in Reihe geschaltet sind, wobei die oberen und die unteren FETs beide die Taktphasen Φ 1 oder Φ 3 an ihrem Ausgangspfad empfangen und der mittlere FET an seinem Tor- oder Steueranschluß entweder die Taktphase Φ 2 oder Φ 4 empfängt. In den Zeichnungen sind diejenigen Umkehrstufen, welche während der ΦΙ-Zeit arbeiten, also diejenigen welche die Φ 1-Taktphase empfangen, durch die Ziffer »1« gekennzeichnet, während diejenigen Stufen, die während der $3-Zeit arbeiten durch die Ziffer »3« gekennzeichnet sind. So enthält jedes Bit der Schieberegister 10 und 12 eine >>1«-Stufe, die mit einer »3«-Stufe verbunden ist oder umgekehrt. Zu Fig. 2 sei bemerkt, daß dort das Schieberegister 10 eine »1 «-Stufe, die mit einer »3«-Stufe verbunden ist, usw., enthält, während das Schieberegister 12 eine »3«-Stufe, die mit einer »1«-Stufe verbunden ist, usw., enthält. Diese Stufen sind in der ihnen zugeordneten wechselnden Folge wiederholt, bis das entsprechende Schieberegister die gewünschte Anzahl von Bits erreicht hat. Die Eingangsstufe des Schieberegisters 10 tastet während der ΦΙ-Zeit das Eingangs-Datensignal des Daten-Anschlußpunktes 14 ab, erzeugt ein erstes datenabgeleitetes Signal am Ausgang ihrer ersten »1 «-Stufe mit einer '/2-Bit-Verzögerung hinter der Abtastung, erzeugt ein zweites datenabgeleitetes Signal am Ausgang ihrer ersten »3«-Stufe, '/2 Bit später, und verschiebt dieses Buchstaben-Signal während der nächsten ΦΙ-Zeit an die »1«-Stufe des nächsten Bits. Das Schieberegister 12 arbeitet ähnlich, aber mit vertauschten »1«- und »3«-Stufen und mit einer Abtastung und Bit-zu-Bit-Verschiebung während der Φ3-Ζεΐί So wird das Datensignal während jeder Taktperiode zweimal abgetastet; einmal während der ΦΙ-Zeit im Register 10 und dann während der Φ3-Ζείΐ im Register 12.

Die abgeleiteten Signale -Yund Yin F i g. 1 erscheinen an der Ausgangsstufe der Register 10 und 12 und sind auf den Eingang der Ausgangs-Schaltung 16 geschaltet. In der Ausgangs-Schaltung 16 werden diese Signale dannjnvertiert zur Bildung der zusätzlichen Signale X und Y, welche die Komplemente der Signale X und Y darstellen. Die Absolut- und Komplement-Ausgangssignale des Registers v/erden zur Bildung des Ausgangssignals am Anschlußpunkt 18 in der Ausgangsschaltung 16 kombiniert

Wie in F i g. 2 gezeigt, umfaßt die Ausgangsschaltung 16 vier logische Stufen in Form der Verknüpfungsglieder 20, 22, 24 und 26; die Logikstufen 20 und 26 empfangen die Signale X und λ' in umgekehrter Zuordnung, während die Stufen 22 und 24 die Signale Y und Y in umgekehrter Zuordnung empfangen. Der kombinierte Ausgang der Logikstufen 20 und 22 ist als Zwischensignal Z bezeichnet welches das gleiche logische Schema hat wie das Eingangssignal, jedoch reicht seine Amplitude nicht zum Treiben der äußeren Logikkreise (nicht gezeigt) aus. Zur Erzeugung eines geeigneten Treibsignals am Ausgang wird an den kombinierten Ausgängen der Logikstufen 24 und 26 ein zusätzliches Zwischensignal Z erzeugt, welches dem Komplement des Signals .Zentspricht.

Die Zwischensignale Z und Z sind auf die Eingänge einer jeden Takt-Ausgangsstufe 27 geschaltet, welche die FETs Q 1 und QT. enthält und das Daten-Ausgangssignal am Punkt 18 in einer Weise erzeugt, Welche noch eingehender geschildert wird. Als ein Ergebnis der Formung der Absolut- und Kömplemehtwerte aller bedeutenden Daten-Ausgangssignale, wie beispielsweise der von den Ausgangsdaten des Schieberegisters abgeleiteten Signale X und Y und des Zwischensignals Z, empfängt jede Stufe der Ausgangs-Schaltung 16, wie beispielsweise die logischen Stufen 10 bis 26 und die Gegentakt-Ausgangsstufe 27, ergänzte Eingangssignale.

Weil an jeder Stufe ein Eingangssignal positiv ist, wenn das andere Eingangssignal an dieser Stufe negativ ist, ist der Pfad zwischen der Quelle negativer Spannung Vdd und Erde in allen diesen Stufen zu keiner Zeit leitend Somit wird keine stationäre Oloichspannungsenergie verbraucht.

Die Schieberegister 10 und 12 sind beide aus sich wiederholenden Schieberegister-Bits geformt, deren jedes zwei Umkehrstufen umfaßt. Weil die Schaltkreise aller Bits in beiden Registern im wesentlichen gleichartig ausgebildet sind bis auf den Unterschied, daß sie die Taktphasen Φ1 und Φ 3 in umgekehrter Zuordnung empfangen, wird nur das erste Bit der Register 10 und 12 beschrieben; die Teile des Registers 12 sind¹ gegenüber den entsprechenden Teilen des Registers 10 durch den Buchstaben »a« differenziert. Unter Bezugnahme auf Fig.3 enthält die erste Umkehrstufe des Registers 10 die FETs Q 3, Q 4 und Q 5, deren Ausgangspfade (das sind die Strecken zwischen ihren Quellen- und ihren Senkenanschlüssen) in Reihe geschaltet sind. Das Tor des FET Q 3 ist mit seinem Quellenanschluß verbunden, und die Taktphase Φ 1 ist an beide dieser Anschlüsse angeschlossen. Das Tor von FET Q 4 empfängt die Taktphase Φ2. Das Tor von FET Q 5 ist über eine Leitung 30 mit dem Dateneingangspunkt 14 verbunden, so daß die Eingangssignale (ein typisches Datensignal ist in Zeile e von Fig.4 wiedergegeben) an dieses Tor gelangen. Die Senke von FET Q 5 empfängt die Taktphase Φ 1. Über eine Leitung 30a gelangt das Datensignal auch an das Tor des unteren FET Q 5a der ersten Stufe des Schieberegisters 12. Ein Punkt 32, der zwischen den Ausgangspfaden der FETs Q 3 und Q>4 liegt, ist mit dem Tor von FET Q 7 verbunden, dem unteren FET in der zweiten Stufe des ersten Bits von Register 10; diese zweite Stufe umfaßt weiterhin die FETs QS und Q 9, deren Ausgangspfade untereinander und mit dem des FET Q 7 in Reihe liegen. Der Quellen- und der Toranschluß von FET Q9 sind untereinander verbunden und empfangen die Taktphase Φ 3. Die Taktphase Φ 3 liegt auch am Senkenanschluß von FET Q 7; die Taktphase Φ 4 ist an das Tor von FET Q 8 gelegt Es sei festgehalten, daß die beiden Schaltkreise, welche das erste Bit von Register 10 bilden, im wesentlichen untereinander gleichartig sind mit der Ausnahme, daß sie von unterschiedlichen Taktphasen gesteuert werden,

d. h, die Taktphase Φ 1 steuert die erste Stufe (eine »!«-Stufe), und die Taktphase Φ 3 steuert die zweite Stufe (eine »3«-Stufe).

Im Betrieb wird der Punkt 32 durch den Ausgangspfad von FET Q3, welcher während der ΦΙ-Zeit leitend ist, vorgeladen. Während der Φ2-Ζεΐί wird der Ausgangspfad von FET QA leitend und verbindet den Ausgangspfad von FET Q 5 mit Punkt 32. Ist das

Datensignal am Tor von FET Q5 zu diesem Zeitpunkt positiv, so verbleibt der Ausgangspfad von FET Q5 nichtleitend, und der Punkt 32 bleibt auf seinem vorgeladenen Pegel, Ist das Datensignal andernfalls zu diesem Zeitpunkt negativ, so wird der Ausgangspfad von FET Q 5 leitend, Und die Taktphase Φ 1 (dann positiv) wird während der letzten Hälfte der 3>2-Zeit, d,h, naGh Ablauf der Φ1-Zeit, an den Punkt 32 übertragen und baut dort einen positiven Pegel auf. Der Punkt 32 verbleibt auf seinem positiven Pegel bis zur nachfolgenden Φ1-Zeit, zu welcher er wieder negativ geladen wird. So ist der abgetastete Signalpegel an Punkt 32 während der letzten Hälfte der $2-Zeit eine Umkehrung des Pegels des Eingangs-Datensignals. Für das typische Datensignal in Zeile e von F i g. 4 ist das Signal am Punkt 32 das ÄTS-Signal, das in Zeile /der Fig.4 gezeigt ist und die Datenabtastung und Umkehr sowie die '/2-Bit-Verzögerung an der ersten Stufe von Register 10 darstellt.

Ein Punkt 34, der zwisuhcft den AüSgängspfädefi Von

FET QS und FET <?9 liegt, wird während der Φ3-ΖείΙ über den Ausgangspfad von FET Q 9, welcher durch die an seinem Tor liegenden Φ 3-Taktphase leitend wird, negativ vorgeladen. Das Signal am Punkt 32 ist mit dem Tor von FET Q 7 verbunden, ist es negativ, so leitet der eingeschaltete Transistor die Φ 3-Taktphase über die Ausgangsphase von FET Q7 und FET QS, welch letzterer während der Φ4-Ζείΐ eingeschaltet ist, an den Punkt 34. Sobald die Φ 3-Taktphase während der letzten Hälfte der Φ4-Ζεΐΐ positiv ist, wird der Punkt 34 auf einen positiven Pegel gebracht, welcher bis zur folguiden Φ3-ΖείΙ verbleibt, bei welcher der Punkt 34 wieder negativ geladen wird. Wenn das Signal am Punkt 32 positiv ist, bleibt der Ausgangspfad von FET Q 7 offen, und das Signal am Punkt 34 verbleibt auf seinem negativen, vorgeladenen Pegel bis zu einer folgenden Zeit, bei welcher FET C? 7 während der letzten Hälfte der Φ4-ΖεϊΙ durch ein negatives Signal vom Punkt 32 eingeschaltet wird. Das datenabgeleitete Signal X der Zeile Λ in F i g. 4 ist das am Punkt 34 erzeugte Signal, welches invertiert und um ein zusätzliches halbes Bit verzögert wi^rd von dem X. 5-Signal, welches im Punkt 32 erzeugt wird.

Da die erste Stufe des Schieberegisters 10 von der Φ 1-Phase gesteuert wird, ist sichtbar, daß das am Tor von FET Q 5 anliegende Datensignal tatsächlich nur während der letzten Hälfte der Φ2-Ζεΐί an den Punkt 32 übertragen wird. In der zweiten Stufe des ersten Bits von Register 10 wird das Signal am Punkt 32 während der letzten Hälfte der Φ4-Ζεϊΐ abgetastet und auf den Punkt 34 übertragen. Dieses datenabgeleitete Signal X repräsentiert das während der Φ1-Zeit abgetastete Eingangsdatensignal und hat eine Verzögerung von einem Bit; es bildet das Eingangssignal Für das folgende Bit des Schieberegisters 10, welches wiederum eine »1«-Stufe enthält, die an eine folgende »3«-Stufe angeschlossen ist Dieser Prozeß wiederholt sich entsprechend der für die Wirkungsweise gewünschten Anzahl von Bits, bis ein entsprechendes Ausgangs-Datensignal (XSi in F i g. 3) an der End-Ausgangsstufe des Schieberegisters 10 erscheint Dieses Signal ist um die gleiche Anzahl von Bits verzögert wie dieses Register Bits hat

Das Schieberegister 12 arbeitet im wesentlichen in der gleichen Weise, ausgenommen, daß seine Stufen bezüglich der Taktphasen Φ 1 und Φ 3 in umgekehrter Zuordnung betrieben werden. Seine erste Stufe enthält die FETs Q 3a, Q 4a und Q 5a, empfängt den Dateneingang am Tor von FET Q5a, tastet dieses Datensignal während der Φ3-ΖεϊΙ ab und verschiebt es auf die zweite Stufe des ersten Bits dieses Registers, welches daraufhin während der letzten Hälfte der Φ4-ΖεϊΙ am _Punkt 32a ein abgeleitetes, invertiertes Datensignal K 5 erzeugt (Zeile g von F i g. 4). Während der nächsten ΦΙ-Zeit wird das Signal am Punkt 32a mittels eines zusätzlichen halben Verzögerungs-Bits auf die zweite Stufe verschoben welche die FETs Q 7a, Q Sa und Q9a umfaßt, und das yi-Signal am Punkt 34a erzeugt, welches dem Während der Φ3-ΖεΗ abgetasteten, um die Periode von einem Bit verzögerten Eingangs-Datensignal entspricht

Die an den Ausgängen der ersten Bits der Register 10 und 12 erzeugten Signale ΛΊ und Vl werden somit während der ΦΙ-Zeit bzw. während der Φ3-ΖεΐΙ vom Eingangs-Datensignal abgetastet Solche Signale erscheinen im wes8ntlichen in der glichen Form an den Ausgängen der ihnen zugeordneten Schieberegister und sind vuil dcil'i Eingangssignal UiTi einen bestimmten Betrag verzögert. Da die Register 10 und 12 in dem beschriebenen Schieberegist8r jeweils 63 Bits enthalten, sind die abgeleiteten Ausgangsdaten beider Register um einen Wert von 63 Bits verzögert und deswegen in den F i g. 2 und 3 als X63 und Y63 bezeichnet

Das X63-Signal liegt an den Eingangstoren von zwei »lw-Inverterstufen 36 und 37; die Stufe 36 umfaßt die FETs QiO, QU und Q12, während die Stufe 37 die FETs Q13, Q14 und Q15 umfaßt. Jede dieser Stufen invertiert und erzeugt eine '/2-Bit-Verzögerung gegenüber dem Signal X 63. Der Ausgang der Stufe 36 liegt am Eingang εΐηεΓ »3«-Inverterstuf8 38, welche die FETs Q16, Q17 und Q18 enthält, sowie an einer gleichartigen Inverterstufe 39, weiche die FETs Q19, <?20 und Q 21 umfaßt Die Stufen 38 und 39 invertieren fern8r das Eingangssignal und erzeugen das X64-Signal (Ζεϊΐε h von F i g. 4) an αεη Punkt8n 40 und 41; di8ses Signal ist das Ausgangssignal X 63 des Schieberegisters 10, jedoch um ein zusätzliches Bit verzögert Das Ausgangssignal der Invert8rstufe 37 liegt am Eingang einer »2«-Invert8rstufe 42, welche die FETs Q 22, Q 23 und Q 24 umfaßt, deren Ausgangspfade in Reihe liegen, und welche eine Umkehrung des Signals bewirkt Das Ausgangssignal der Stufe 42 liegt am Eingang einer »3«-Inverterstufe 44 mit den FETs Q 25, Q 26 und Q 27, welche eine dritte Umkehrung bewirkt und zusammen mit der »2«-Stufe 42 eine weitere '/2-Bit-Verzögerung zur Erzeugung des ^"64-Signals (Zeile /von Fig.4) am Punkt 43. Bei Betrachtung der Zeilen a, b, h und / von Fig.4 erkennt man, daß das A"64-Signal und das A"64-Signal während jeder Φ1- und Φ2-ΖβϊΙ zueinander komplementär sind.

In ähnlicher Weise liegt das vom y63-Ausgang abgeleitete Datensignal des Schieberegisters 12 an zwei »3«-Inverterstufen 36a und 37a, welche die FETs Q 10a, Q 11a und Q VZa bzw. die FETs Q 13a, Q Ua und Q 15a enthalten. Der Ausgang der Stufe 36a ist mit den Eingängen von zwei »1«-Inverterstufen 38a und 39a verbunden, weiche die FETs Q 16a, <?17a und Q\Sa bzw. die FETs Q 19a, Q20a und Q2\a enthalten. Das Ausgangssignal der Stufen 38a und 39a, welches an den Schaltpunkten 40a bzw. 41a erzeugt wird, ist das Y 64-SignaI (Zeile j von F i g. 4) mit einer Versetzung um 1 Bit bezüglich des y63-Signals, aber ansonsten mit diesem gleichartig. Das Ausgangssignal der Stufe 37a liegt am Eingang einer »4«-Inverterstufe 42a, mit den FETs Q22a, Q23a und <?24a, weiche die Eingangsgröße invertiert; der Ausgang der Stufe 42a ist mit dem

Eingang einer »1«-Inverterstufe 44a mit den FETs Q 25a, Q 26a und Q 27a verbünden, welche an dem Schaltpunkt 55 das in Zeile k von Fig.4 gezeigte K64-Signal erzeugt. Dieses Signal ist bezüglich des V63-Signaleinganges an der Stufe 37a um ein Bit verzögert und ist, wie bei Betrachtung der Zeilen e, d,j und k von Fig,4 zu sehen, das Komplement des F&4-Signals während der Φ3- und $4-Zeiten.

Die Logikstyfe 20, welche das absolute A'64-Signal und sein Komplement, das AT(?4-Signal, empfängt, enthält die FETs Q 40 bis <?43. Das ,*T64-SignaI liegt am Tor von FET (743, und über eine Kapazität Ci liegt auch ein Teil dieses Signals am Tor von FET Q 42, welches auch die Φ 1-Taktphase empfängt Die Φ 2-Taktphase liegt am Tor von FET Q 41. Während der ΦΙ-Zeit, während welcher der Ausgangspfad von FET Q42 leitet, wenn das X64-Signal negativ ist, ist der Ausgangspfad von FET Q 43 leitend, und die negative VW-Spannung gelangt über die Ausgangspfade der FETs O 43 und O 42 an den Punkt 50. Ist dagegen während der ΦΙ-Zeit das Signal X 64 positiv, so bleibt der Ausgangspfad von FET Q 43 nichtleitend, und die negative Spannung VW gelangt nicht an den Punkt 50. Wenn aber X 64 positiv ist, ist X64 notwendigerweise zu dieser Zeit negativ, so daß der Ausgangspfad von FET Q40 leitet und den Punkt 50 über die Ausgangspfade der FETs Q 40 und Q 41, welch letzterer während der Φ2-ΖεΗ leitet, mit Erde verbindet Als Ergebnis erscheint zu dieser Zeit Erdpotential am Punkt 50. Während der Φ1- oder Φ2-Χ€\\. muß jederzeit entweder FET (?40 oder FET Q 43 nichtleitend sein, weil einer dieser Transistoren zu diesen Zeiten an seinem Tor ein positives Signal empfängt Eine Verbindung zwischen der VW-Versorung und Erde ist somit in jedem Zeitpunkt vermieden. (Im Zeitraum außerhalb der Φ1- und Φ2-ΖείΙεη sind die FETs (?41 und Q 42 nichtleitend.)

Die logische Stufe 22 enthält die FETs Q 44, Q 45, Q 46 und Q 47, deren Ausgangspfade in Reihe liegen. Das Tor von FET Q 44 empfängt das K64-Signal, ein ■»<> Teil dessen über einen Kondensator C2 an das Tor von FET Q45 gelangt, welches auch die Φ3-Τ8^ρη35β empfängt Das Tor von FET Q 47 empfängt das }⁷64-Signal, und das Tor von FET Q 46 empfängt die Φ 4-Taktphase. Der Quellenanschluß von FET Q 44 ist « mit der Vb₀-Versorgung verbunden, und der Quellenanschluß von FET Q 47 liegt an Erde. Zwischen den Äusgangspfaden der FETs Q 45 und Q46 liegt ein Anschlußpunkt 52. Wenn während der Φ3-Ζεύ das y64-Signal negativ ist gelangt die Vßo-Spannung über 5" die Ausgangspfade der FETs ζ) 44 und Q 45 an den Punkt 52, der dadurch negativ geladen wird; ist dagegen y64 positiv, was anzeigt, daß das y64-Signal negativ ist, so ist FET Q 47 leitend und verbindet den Punkt 52 über die Ausgangspfade der FETs Q 46 und Q 47 mit Erde, wodurch der Punkt 52 auf Erdpotential gebracht wird. Die Punkte 50 und 52 der logischen Stufen 20 und 22 sind mit einem Punkt 56 verbunden, an welchem, wie in Zeile / von F i g. 4 dargestellt ein Zwischensignal Z erzeugt wird; dieses Signal ist negativ, wenn einer der so Punkte 50 oder 52 negativ ist, und liegt auf Erdpotential, wenn sowohl der Punkt 50 als auch der Punkt 52 auf Erdpotential liegt So wird der Pegel des Signals Z während der Φ1- und Φ2-Ζεϊίεη durch das X-Signal von Register 10 bestimmt, während er während der Φ3- und Φ4-Ζεϊίεη durch das V-Signal von Regist8r 12 bestimmt wird. Somit ist das Zwischensignal Z eine neu aufgebaute Version des in der Ausgangsschaltung 16 erzeugten Eingangssignals, welches unter der zeitlichen Steuerung der gleichen Taktsignale, beispielsweise Φ 1 und Φ 3 entsteht, welche zur anfänglichen Ableitung der Signale X und Y in den Registern 10 bzw. 12 das Eingangsdatensignal abtasten.

Das Zwischensignal Z gelangt an das Tor eines Gegentakt-Ausgangs-FET Q1, dessen Quellenanschluß mit der VW-Versorgung verbunden ist und dessen Senkenanschluß am Ausgangsanschluß 18 liegt. Um sicherzugehen, daß die Gegentakt-Ausgangsstufe 27 keine Gleichstromenergie zieht, wird durch die Logikstufen 24 und 26, welühe die FETs (?48—Q51 bzw. dte FETs Q52—Q55 8nthalten, ein Zwischensignal Z erzeugt. Die Stufen 24 und 26 sind in Aufbau und Arbeitsweise den Logikstufen 20 und 22 gleich, ausgenommen jedoch, wie am besten in F i g. 2 zu sehen, daß die Eingänge der Stufen 24 und 26 bezüglich der Eingänge der Logikstufen 22 und 20 versetzt sind. Ist das X64-Signal während der Φ1- und Φ2-ΖεΐΙεη negativ, so ist der Ausgangsanschluß 58 der Stuf8 26 über die Ausgangspfade der FETs Q 52 und <?53_mjt Erde verbunden; ist es positiv, im Falle wenn das X64-Signal negativ ist, so wird der Punkt 58 während der Φ2-ΖεΗ über die Ieit8nd8n Ausgangspfade der FETs Q54 und ζ>55 auf die negative Spannung VW der Versorgung gelad8n. Ähnlich ist der Ausgangspunkt 60 der Logikstufe 24 auf Erde, wenn das y64-Signal während der Φ4-ΖείΙ negativ ist, und wird während dieser Zeit negativ geladen, wenn das Signal positiv ist (also das y64-Signal negativ). Die Punkte 58 und 60 sind mit einem Punkt 62 verbunden, an welchem das komplementäre Zwischensignal Ζ(Ζεϋε m von F i g. 4) 8rz8ugt wird. Dieses Signal ist mit dem Tor von FET Q 2 V8rbund8n, dessen Quellenajischluß an Erde liegt. Ist nun das Zwischensignal Z negativ, so wird der Ausgangspfad von FET Q 1 leitend, und der Ausgangspunkt 18 wird auf den negativen Peg8l der VW-Versorgung aufg8lad8n. Ist das Zwischensignal Z negativ (wenn das Signal Z positiv ist) so ist der Ausgängspfad von FET Q 2 Ieit8nd und V8rbind8t den Punkt 18 mit Erd8, wodurch sich an diesem Erdpotential einstellt. Das Ausgangssignal O am Ausgangsanschluß 18 entspricht somit in seiner Form dem Zwischensignal Z, welches wiederum dem Eingangssignal am Eingangsanschluß 14 entspricht Jedoch ist das Ausgangssignal O bezüglich dieses Eingangssignals verzögert, und zwar um eine Bitverzögerung entsprechend dem Doppelten der Bit-Zahl in jedem der Schieberegister 10 und 12 plus den zusätzlichen Verzögerungs-Bits, weiche in der Ausgangsschaltung 16 entstehen.

Das Signal O am Ausgangspunkt 18, welches in Zeile η von Fig.4 gezeigt ist ist ein Wiederaufbau des Dateneingangssignals der Zeile e von F i g. 4, jedoch mit einer Verzögerung von 128 Bits bezüglich des Eingangssignals. Die Frequenz des Datenausgangssignals, welche der Frequenz des Dateneingangssignals entspricht beträgt das Zweifache derjenigen des Systemtaktes, weil jedes Register die Eingangsdaten während eines Teilabschnittes einer Taktperiode abtastet; das Datensignal wird in der Ausgangsschaltung 16 zweimal in jeder Taktperiode wiederhergestellt Somit hat das Ausgangsdatensignal O die gewünschte Logikinformation und die gewünschte Verzögerung in bezug auf das Eingangssignal; es wird durch ein Schieberegister erzeugt, welches mit einer Taktgeschwindigkeit arbeitet die der Hälfte der Geschwindigkeit des Datensignal entspricht. Dies bewirkt ein Ansteigen der Frequenz des Schieberegisters, weil bei

einei* maximalen Taktgeschwindigkeit ein Datensignal durch das Schieberegister geschoben werden kann, das die zweifache Geschwindigkeit hat. Andererseits bewirkt die effektive Halbierung der Taktgeschwindigkeit im Vergleich zur Dalengeschwindigkeit auch eine Reduktion des Energiebedarfs. Die Reduktion des Energiebedarfs wird durch die Wirkungsweise der Umkehrlogik und der Ausgangsstufen in der Ausgangsschaltung 16 verstärkt, in welcher jede Stufe komplementäre Eingangssignale empfängt, so daß kein stationärer Bedarf an Gleichspannungsenergie entsteht.

Das hier beschriebene Schieberegister ist somit in de:' Lage, mit solchen Geschwindigkeiten zu arbeiten und Daten zu übertragen, wie sie bisher bei reduziertem Gleichspannungs-Energiebedarf nicht erreichbar waren.

Obwohl hier nur eine einzelne Ausgestaltung der Erfindung speziell beschrieben wurde, mag deutliuh sein, daß verschiedene Variationen vorgenommen werden können, ohne von dem eigentlichen Erfindungsgedan-

(o ken abzuweichen.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Dynamisches Schieberegister, bei welchem jeweils an mit einem gemeinsamen Anschluß verbundenen Eingängen eines ersten und zweiten Schieberegisters zwei zeitlich zueinander versetzte, erste und zweite Taktsignale angelegt sind, und das erste bzw. zweite Schieberegister Einrichtungen zur Abtastung von Datensignalen während der ersten Taktsignale zur Erzeugung eines ersten, abgeleiteten Datensignals bzw. während der zweiten Taktsignale zur Erzeugung eines zweiten, bezüglich des ersten Datensignals zeitlich versetzten, abgeleiteten Datensignals aufweist, dadurch gekennzeichnet, daß eine mit den Registerausgängen verbundene Ausgangsschaltung (16) Einrichtungen (36 bis 44; 36a bis 44a) zur Erzeugung von logischen Einsoder Absolut- und Komplementwerten der ersten (X) bzw. zweiten (Y) abgeleiteten Datensignale aufweist, wenn diese als erstes bzw. als zweites Ausgangssigr>al an den Registerausgängen anliegen, und ein Datenausgangssignai aus den logischen Einscder Absolut- und Komplementwerten am Ausgangsanschluß (18) erzeugt, welches zeitlich versetzt dem Datensignal am Eingang (14) entspricht

Z Schieberegister nach Anspruch 1, dadurch gekennzeichnet, daß die Ausg.ingsschaltung (16) eine erste Logikanordnung (20) mit einem Eingang lind einem Ausgang, welche die Absolut- ^f 64) und die Komplementwerte (X(A) der ersten datenabgeleiteten Signale (X) empfängt und eine zweite Logikanordnu..g (22), welche die Absolut- (Y(A) und Komplementwerte (Y64) der zweiten datenabgelei leten Signale (Y) empfänpt, sowie eine Anordnung (52) aufweist, weiche die Ausgänge der ersten (20) und der zweiten (22) Logikanordnung zur Ableitung eines Zwischensignals (Z) verbindet

3. Schieberegister nach Anspruch 2, dadurch gekennzeichnet daß zusätzlich eine dritte (24) und eine vierte (26) Logikanordnung mit einem Eingang und einem Ausgang vorgesehen sind, deren Eingänge die Absolut- [X(A, Y(A) und Komplementwerte (X(A, V 64) der ersten (X) bzw. zweiten (Y) datenabgeleiteten Eingangssignale empfangen sowie eine Anordnung (62), weiche die Ausgänge der dritten (24) und vierten (26) Logikanordnung zur Ableitung eines invertierten Zwischensignals (Z) verbindet

4. Schieberegister nach Anspruch 3, dadurch gekennzeichnet, daß ein Ausgangsanschluß (18) und ein erster (QX) und ein zweiter (Q2) Schalter vorgesehen sind, die mit dem Ausgangsanschluß (18) und den Quellen der ersten (Vod) bzw. der zweiten (Erde) Signale verbunden sind und zur selektiven Betätigung durch das Zwischensignal (Z) oder das invertierte Zwischensignal (Z) das Zwischensignal (Z)oder das invertierte Zwischensignal (Z/empfan gen und solcherart betätigt zur Bildung des Ausgangssignals das erste (Vp_n) oder das zweite (Erde) Signal selektiv mit dem Ausgangsanschluß (18) verbinden,