DE2112637A1 - Integrierter Schaltkreis - Google Patents
Integrierter SchaltkreisInfo
- Publication number
- DE2112637A1 DE2112637A1 DE19712112637 DE2112637A DE2112637A1 DE 2112637 A1 DE2112637 A1 DE 2112637A1 DE 19712112637 DE19712112637 DE 19712112637 DE 2112637 A DE2112637 A DE 2112637A DE 2112637 A1 DE2112637 A1 DE 2112637A1
- Authority
- DE
- Germany
- Prior art keywords
- shift register
- input
- output
- logic circuits
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/188—Organisation of a multiplicity of shift registers, e.g. regeneration, timing or input-output circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
THE NATIONAL CASH RIiGISTKIt COMPANY
Dayton, Ohio (V.St.A.)
Patentanmeldung
Unser Az.: 1271/Germany
Die Erfindung betrifft einen integrierten Schaltkreis
mit Eingangs- und Ausgangskontaktierungsstellen, die
mit den auf einem Substrat befindlichen logischen Schaltungen verbunden sind.
Mit der neuen Halbleiter-Technologie ist es möglich geworden, auf einem Halbleiterträgersubstrat (Chip) eine
Vielzahl von unterschiedlichen logischen Schaltungen zu
erzeugen. Dadurch ist die von einem logischen Schaltkreis
beanspruchte Fläche auf einem Trägersubstrat sehr klein
geworden. Z.B. benötigt man zur Erzeugung eines Feldeffekthalbleitertransistors
in einem Trägersubstrat eine Fläche von 0,01 mm .
Die auf einem Trägersubstrat befindlichen logischen Schaltungen werden über entsprechende Eingangsleitungen
mit Daten versorgt, die von diesen entsprechend verarbeitet
werden. Die von den logischen Schaltungen erzeugten Ausgangssignale
werden über Ausgangsleitungen einem weiteren integrierten Schaltkreis zugeführt. Die Eingangs- und Ausgangsleitungen
auf einem Substrat sind mit separaten Kontakt
ierungsstellen verbunden. Außer den für die Information
erforderlichen Leitungspfaden 1st es notwendig, daß auf den
Chips weitere Pfade für die Stromversorgung und für die Zuführung der Taktsignale erzeugt werden. Im Vergleich zu
der für die Erzeugung von Schaltungskomponenten benötigten
Fläche ist die für die Leitungszuführung notwendige Fläche
relativ groß. Die Leitungspfade haben eine Ausdehnung in der Größenordnung von 0,08 mm. Durch die Vielzahl der auf
einem Chip untergebrachten logischen Schaltungen ist es
notwendig, daß eine Vielzahl von Leitungspfaden und Kon-
12.3.1971
!09840/1584
takt ierungsstellen auf ,jedem Chip vorgesehen werden muß.
In den bekannten integrierten Schaltkreisen ist auf einem jeden Chip jeder Eingangspfad direkt mit dem zugehörigen
logischen Schaltungsteil auf dem Chip verbunden. Durch die für die Leitungspfade und die Anschlußstellen erforderlichen
Oberflächenbereiche wird die größtmögliche Packungsdichte sehr begrenzt. Es ist Aufgabe der Erfindung, eine Möglichkeit
aufzuzeigen, mit der die Anzahl der auf einem Chip unterzubringenden
logischen Schaltungen erhöht werden kann.
Die Erfindung ist dadurch gekennzeichnet, daß zwischen
den Eingangskontaktierungsstellen und den logischen Schaltungen auf dem Substrat Eingangssignalwandler vorgesehen sind, deren
Eingänge mit jeweils einer der Eingangskontaktierungsstelle verbunden sind ,und deren Parallelausgänge mit den Paralleleingängen
der logischen Schaltungen verbunden sind, und daß die Ausgänge der logischen Schaltungen mit den Paralleleingängen
eines Ausgangssignalwandlers verbunden sind, dessen Ausgang mit einer Ausgangskontaktierungsstelle verbunden ist.
Auf den erfindungsgemäß aufgebauten integrierten
6X1
Schaltkreisen ist die Anzahl der logischen Schaltungwesentlich
höher, da die Anzahl der Leitungspfade wesentlich reduziert werden konnte. Ein weiterer Vorteil der erfindungsgemäß
hergestellten integrierten Schaltkreise ist es, daß bedingt
durch die Reduzierung der Leitungspfade weniger Kontaktierungs-
und somit
stellen benötigt werden / eine wirtschaftlichere Herstellung möglich ist. Im folgenden werden zwei Ausführungsbeispiele der Erfindung anhand von Zeichnungen beschrieben, In diesen zeigt:
stellen benötigt werden / eine wirtschaftlichere Herstellung möglich ist. Im folgenden werden zwei Ausführungsbeispiele der Erfindung anhand von Zeichnungen beschrieben, In diesen zeigt:
Fig. 1 den Sehaltungsaufbau auf einem Chip;
Fig. 2 ein Impulsdiagrapm, für die Schaltung nach
Fig. 1;
Fig. 3 einen abgewandelten Sehaltungsaufbau auf einem
Chip.
In Fig. 1 ist auf einem Substrat (Chip) ein periodisch ansteuerbarer Schaltungskreis 10 dargestellt. Eine komplexe
Schaltungsanordnung besteht aus einer Vielzahl von Chips, zu denen die Chips 12, 14 und 16 gehören. Auf dem Chip 14
12.3.1971 109840/1584
ist ein Schieberegister 20 vorgesehen, an das die von nicht gezeigten logischen Schaltungen erzeugten Signale parallel
angelegt werden. Diese Signale werden seriell über einen Verstärker 18 und eine Ausgangskontaktierungsstelle 22 über
eine Eingangskontaktierungsstelle 14 auf dem Chip 12 dem
Serieneingang eines Schieberegisters 40 zugeführt» Die Eingangskontakt ierungsstelle 24 ist über eine Leitung 77 mit dem
Serieneingang des Schieberegisters 40 verbunden. In der gleichen Weise werden die parallel an ein Schieberegister
28 auf dem Chip 14 angelegten Daten über einen Verstärker 26 und über eine Ausgangskontaktierungsstelle 30 auf dem
Chip 14 einem Schieberegister 42 auf dem Chip 12 über eine Eingangskontaktierungsstelle 32 seriell zugeführt. Der
Eingang des Schieberegisters 42 ist mit der Eingangskontaktierungsstelle
30 über eine Leitung 79 verbunden.
Wie später noch im einzelnen beschrieben, werden die über die Register 40 und 42 zugeführten Daten in den logischen
Schaltungen auf dem Chip 12 verarbeitet und über parallele Eingänge einem Schieberegister 44 zugeführt. Diese parallel
dem Schieberegister 44 zugeführten Leitungen werden über einen Serienausgang einem Verstärker 35 zugeführt, der die
un.d Daten über eine Ausgangskontaktierungsstelle 36/ über eine
Eingangskontaktierungsstell« 38 einem Schieberegister 37
auf dem Chip 16 zuführt.
Durch den beschriebenen Aufbau können die Eingangskontakt ierungsst eilen 24 und 32 und der Verstärker
und die Ausgangskontaktierungsstelle 36 während verschiedener
Zeitabschnitte für die Übertragung von verschiedene! voneinander unabhängigen Signalen verwendet werden, die an unterschiedliche
'logische Schaltungen über die Parallelausgänge der Schieberegister
auf dem Chip 12 geführt werden. Durch die Reduzierung der notwendigen Anschlußleitungspfade und Kontaktierungsstellen
kann die Anzahl von logischen Schaltungen auf dem Chip 12 wesentlich erhöht werden.
Um die Übertragungs- bzw. Anschlußleitungspfade iür
mehrere Signale in unterschiedlichen Zeitabschnitten verwenden zu können, werden Schieberegister verwendet, an die
die von logischen Schaltungen erzeugten Daten parallel angelegt
werden und die diese parallel angelegten Daten seriell 12.3.1971 109840/1584
wieder ausgeben. Wie aus Fig. 1 ersichtlich, ist einem jeden
Dateneingang ein Schieberegister zugeordnet. Die seriell ankommenden Daten werden durch die Schieberegister 40 und
über parallele Ausgänge den einzelnen logischen Schaltungen zugeführt. Die Ausgänge der Schieberegister 40 und 42 sind
mit jeweils einer der logischen Schalungen 46a bis 46n verbunden
Alle die auf den Chips in Fig. 1 enthaltenen Einzelschaltungen
20, 28, 37, 40, 42, 44 und 46a bis 46n arbeiten nach der Vier-Phasentechnik. Die Arbeitsweise dieser Technik wird
später im Zusammenhang mit Fig. 2 im einzelnen beschrieben.
Da die Schieberegister 37, 40 und 42 den gleichen Aufbau aufweisen, wird im folgenden lediglich das Schieberegister
40 beschrieben. Das Eingangsschieberegister 40 enthält N-I identische Stufen 48a bis 48n, wobei N eine
beliebige Zahl, beispielsweise 6 sein kann. Die Stufen 48a bis 48Cn-I) sind alle gleich aufgebaut und bestehen aus
jeweils zwei Schaltungsteilen, an die vier verschiedene Taktzyklen angelegt werden. In der Stufe 48a sind die beiden
Schaltungsteile mit 50a und 52a bezeichnet. Jedes der zu einer Stufe gehörenden Schaltungsteile besteht aus drei in
Serie geschalteten Feldeffekttransistoren. In der Stufe 48a des Schieberegisters 40 liegen im er,sten Schaltungsteil 50a
die Transistoren 54, 56 und 58 und in dem zweiten Schaltungsteil 52a die Transistoren 60, 62 und 64. Die verwendeten
Transistoren können als MOS-Transistoren mit einem P-Kanal aufgebaut sein. Jeder der hier verwendeten Transistoren
weist eine Gate-Elektrode, eine Drain-Elektrode und eine Source-Elektrode auf. In den Transistoren der Fig. 1 wurde
die Source-Elektrode mit einemPfeil versehen. Daß die Transistoren einen P-Kanal besitzen, ist daraus zu ersehen,
daß die Pfeile der Source-Elektroden von der Gate-Elektrode wegzeigen. Durch die die Source-und die Drain-Elektrode
verbindende dick gezeichnete Linie wird angedeutet, daß die Transistoren als Verarmungsfcypen aufgebaut sind.
Die Transistoren 54, 56 und 58 des ersten Schaltungszweiges 50a, der zur ersten Stufe 48a des Schieberegister
gehört, sind mit ihren Source-Drain-Strecken in Stir ie ge-
12·3·1971 109840/1584
schaltet. An die Drain-Elektrode des Transistors 54 und an die Source-Elektrode des Transistors 58 wird ein Taktsignal
0ig angelegt. Die Gate-Elektrode des Transistors
3. yi /^ c\ Ύ* f\ η
ist, wie bei einigen/Transistoren, mit der Drain-Elektrode
verbunden. An die Gate-Elektrode des Transistors 56 wird ein Taktsignal 0o<s angelegt. Das Eingangssignal wird an
die Gate-Elektrode des Transistors 58 angelegt. Diese Gate-Elektrode ist über die Leitung 77 mit der Eingangskontakt ierungsst eile 24 verbunden. Der erste Teil der
Stufe 48a ist über die Leitung 66 mit der Gate-Elektrode des Transistors 64 des zweiten Teiles 52a verbunden.
Die Transistoren 60, 62 und 64 sind in der gleichen Weise wie die Transistoren 54, 56 und 58 miteinander verbunden.
An die Drain-Elektrode des Transistors 60 und an die Source-Elektrode des Transistors 64 wird jedoch eine Taktsignalfolge
0OO und an die Gate-Elektrode des Transistors 52 eine Taktsignalfolge 0,~ angelegt. Die Gate-Elektrode des
Transistors 64 bildet den Eingang für den Schaltungszweig 52a und ist, wie bereits gesagt, über die Leitung 66 mit
dem ersten Schaltungszweig 50a verbunden. Der Ausgang der ersten Stufe 48a wird zwischen den Transistoren 60 und
62 abgegriffen und über eine Leitung 68 der nächsten Stufe zugeführt.
Die Transistoren 54 und 56 bilden in diesen Schaltungszweigen ,jeweils die Belastung. Die Transistoren 56 und 52
werden als Isolationstransistoren bezeichnet. Die Transistoren 58 und 64 werden als Logiktransistoren verwendet. Wenn einer
Stufe mehrere Signale zugeführt werden sollen, ist es auch möglich, daß mehrere Logiktransistoren verwendet werden können.
Da den beiden Schaltungsteilen 50a und 52a der ersten Schieberegisterstufe 48a nur jeweils ein Eingangssignal angelegt
wird, genügt in diesen beiden Schaltungen jeweils ein Logiktransistor.
In den hier gezeigten Vier-Phasen-Schaltkreisen werden die Phasen 0 bis 04 verwendet, die in Abhängigkeit
davon, ob sie an ein Schieberegister oder an Logikschaltungen angelegt werden, mit einem Index S oder L zusätzlich bezeichnet
werden. Der in 50a dargestellte Schaltun^Hkreis
1231^/1 1 O TS ? 4 O / 1S84
wird als Typ I Gate bezeichnet. Allgemein kann gesagt werden,
daß an Typ I Gate jeweils die Taktsignale 0., und 0O und an
Typ III Gate die TaktSignaIe 0„ und 04 angelegt werden. Diese
Festlegung gilt auch für die logischen Schaltungen. In den Schieberegistern^, 42 und 44 werden die Eingangssignale .jeweils
einem Typ I Gate zugeführt und die Ausgangssignale von einem
Typ III Gate abgegriffen. Ein Typ II! Gate kann jeweils nur v.on einem Typ I Gate angesteuert werden. Das gleiche gilt
für ein Typ I Gate, das nur von einem Tpy III Gate ansteuerbar ist . Diese Einschränkung gilt jedoch nicht für die in den
logischen Schaltungen 46a bis 46n verwendeten Gates.
Außer den vorgenannte··? Gatss können auch noch Typ II
Gates und Typ IV Gates in c Yier-Phasenlogik aufgebaut werden.
Der Aufbau ist ähnlich den Typ I Gates und den Typ ITi Gates
mit dem Unterschied, daß die Isolationstransisioren und die
Logiktransistoren vertauscht sind. An ein Typ II Gate werden die Taktsignale 0^ an die Drain- und Source-Elektroden der
Belastungs- und Isolationstransistoren und die Taktsignale
0o an die Gate-Elektrode des Isolationstransistors angelegt.
An ein Typ IV Gate werden die Taktsignale 0„ an die Drain-Elektrode
und die Source-Elektrode der entsprechenden Belastungsund Isolations-Transistorenjund die Taktsignale
0- an die Gate-Elektrode des Isolationstransistors angelegt.
Ein Typ II Gate kann nur durch ein Typ I Gate angesteuert werden und nur ein Typ III Gate seinerseits ansteuern.
Ein Typ IV Gate kann nur durch ein Typ III Gate angesteuert werden und seinerseits ein Typ I Gate ansteueren. Typ II Gates
und Typ IV Gates können in logischen Schaltungen verwendet werden. Es können jedoch auch andere Mehr-Phasen-Techniken.
z.B. eine Zwei-Phasentechnik verwendet werden.
In Fig. 2 sind die Impulsformen der Taktsignale 0 , 0g, 0o und 0. dargestellt. Wie bereits gesagt, erhalten
diese Taktsignäle in Abhängigkeit davon,ob sie ein Schieberegister oder eine logische Schaltung ansteuern ,einen zusätzlichen
Index S oder L. Wie aus Fig. 2 ersichtlich, weisen die Taktsignale 01S bis 0.„ eine ähnliche Konfiguration
wie die Taktsignale 01L bis 0*i auf. Sie unterscheiden sich
12 3 1971
1 0 i 8 k 0 / 1 5 Β h bad
jedoch in ihrer Frequenz. Die Takt signale 0^ und 02g haben
die gleiche Anfangsphasenlage, jedoch ist ein Impuls des Takt
signals 02g doppelt so groß wie ein Impuls 0lg. Das gleiche
gilt für die Taktsignale 03g und 04S- Das Ende der Takt impulse
0OO fällt mit dem Beginn der Taktimpulse 0„o und 0AC, zusammen.
Der Beginn der Takt impulse 0-g und 02g wiederum lallt mit dem
Ende des Takt impulses 0.„ zusammen. Der Arbeitszyklus der
Taktsignale 0^g und 03g kann beispielsweise ein Sechstel und
der Arbeitszyklus der Taktsignale 02g und 0.g z.B. ein Halb
betragen. Der Ausdruck Vier-Phasentechnik ist daraus entstanden, daß hier verschiedene Taktsignale 0lg bis 0.g verwendet
werden, die zu unterschiedlichen Zeiten auitreten. In Fig. 2 ist innerhalb eines Operationszykluses ·
ein Zeitabschnitt vorhanden, während dem die Taktsignale
der
01O bis 0.„ auftreten können. Die Anzahl/in diesem Zeit-Io
4ö
abschnitt auftretenden Takt impulse ist von der Anzahl der in den Schieberegistern 40, 42 und 44 verwendeten Stufen
abhängig. Die Anzahl der Impulse ist jeweils um eins geringer als die Anzahl der Schieberegisterstufen. Während
der
der Zeit, während/die sechs Impulse von den Taktsignalen
01C, bis 0Λ<ι auftreten, werden in die Eingabeschieberegister
40 und 42 und in das Ausgabeschieberegister 44 Daten ein- oder ausgegeben. Der Zeitabschnitt, während dem die Schieberegister
angesteuert werden,wird in Fig. 2 dargestellt. Nach dem Ansteuern der Schieberegister werden am Ende eines
Operationszykluses die Verknüpfungsschaltungen zur Erzeugung von bestimmten Verknüpfungssignalen angesteuert. Dieser Abschnitt
ist ebenfalls aus Fig. 2 zu entnehmen.
In dem zweiten Abschnitt eines Operationszykluses
treten die Takt impulse 0^, bis 04L auf. Die Frequenz der
Operationszyklen,während denen jeweils ein Abschnitt für
die Schieberegisteransteuerung und ein Abschnitt für die Ansteuerung der Logikschaltungen auftritt, kann beispielsweise
15OkHz. betragen. Die'Schieberegisterfrequenz wäre dann 1,2 MHz.
Während des ersten Abschnittes eines in Fig. 2 dargestellten Operationszykluses werden Daten über die Eingangs-
12.3.1971
1098^0/1584
kontaktierungsstellen 24 und 32 in die Schieberegister 40 und
42 eingegeben und Daten aus dem Schieberegister 44 über die Ausgangskontaktierungsstellen 36 ausgegeben. Wie aus der ersten
Zeile der Fig. 2 ersichtlich, werden insgesamt sechs binäre Informationen innerhalb eines Operationszykluses übertragen.
Eine binäre "1" wird durch eine negative Spannung und eine binäre "0" durch Massepotential dargestellt. Der Wert einer
binären Information wird durch den Spannungspegel bestimmt, der während der Zeit zwischen dem Ende eines 0O„-TaktSignaIs
und dem Ende eines 0οσ-TaktSignaIs auftritt. Dieser Zeitabschnitt
ist in Fig. 2 mit 74 bezeichnet. Während dem Zeitabschnitt 74 in Fig. 2 wird eine binäre "1" in der
obersten Impulsreihe dargestellt. Der Spannungspegel der Eingangsdaten wird während der Taktimpulse 0„ jedesmal
negativ, damit die Eingänge einer jeden Schieberegisterstufe während dieser Zeit ebenfalls ein negatives Potential
annehmen. Da jedoch nur während des Zeitabschnittes 74 ein
gerade anstehendes Informationsbit verarbeitet wird, werden in bezug auf die Dateneingabe die während der Taktsignale
0„„ auftretenden negativen Spannungswerte nicht ausgewertet.
Im folgenden wird anhand von Fig. 1 die Arbeitsweise der Vier-Phasen-MOS-Logik beschrieben. Da die MOS-Transistoren
einen extrem hohen Eingangswiderstand und eine Eigenkapazität besitzen, die zwischen der Gate-Elektrode und dem Substrat
71 auftritt,kann eine an die Gate-Elektrode angelegte Spannung mehrere Millisekunden gespeichert werden. Dieser Speichereffekt
wird bei MOS-Schieberegistern ausgewertet.
Beim Anlegen der Taktsignale 0.,„ und 0?„ an die erste
Stufe des Schieberegisters 40 werden die Transistoren 54 und 56 sofort leitend. Dadurch entsteht am Ausgang des Typ I Gates
50a auf der Leitung 66 eine negative Spannung, die an die Gate-Elektrode des Transistors 64 angelegt wird. Durch diese
negative Spannung wird die Eigenkapazität 72 zwischen der
Gate-Elektrode des Transistors 64 und dem Substrat 71 aufgeladen.
Nach dem Ende des 01C-Taktimpulses wird der Transistor
54 wieder gesperrt*und bildet somit einen unendlichen Widerstand.
Da nach dem Ende des 0lg-Taktimpulses der 0„ -Takt impuls
12.3.1971 10 9 8 4 0/ 1 58 A
noch vorhanden ist, bleibt der Transistor 56 noch leitend. Es wird angenommen, daß in dem Typ I Gate 50a eine binäre
"1" gespeichert wird. Wenn dies der Fall ist, wird der Transistor 58 infolge der negativ aufgeladenen Eigenkapazität
70 leitend sein. Dadurch kann sich die Eigenkapazität 72 des Transistors 64 über den Transistor 56
und den Transistor 58 nach Masse entladen. Auf der Leitung 66 und an der Gate-Elektrode des Transistors 64 liegt
somit Null Volt an, wodurch die Speicherung einer binaren "0" angezeigt wird. Dieses Spannungsverhältnis bleibt auch
nach dem Ende des Taktsignals 02ς bestehen, da der Transistor
54 nicht mehr leitend wird, und somit der Kondensator 52 nicht mehr aufgeladen werden kann.
Wäre in dem Typ I Gate 50a eine binäre "0" gespeieher'
gewesen, so hätte nach dem Ende des Taktsignals 01C der Kondensator
72 nicht über die Kondensatoren 56 und 58 entladen werden können, da der Transistor 58 gesperrt geblieben wäre.
In diesem Fall würde in dem Typ III Gate 52a eine binare "1" gespeichert. Aus den vorangehenden Darlegungen geht
hervor, daß der Schaltkreis 50a als Inverter arbeitet. Das Typ III Gate 52a ist, wie bereits beschrieben, genaust)
aufgebaut wie das Typ I Gate 50a? .jedoch unterscheiden sich
die beiden Schaltungsteile dadurch, daß zu unterschiedlichen
Zeiten eine Ansteuerung erfolgt. An das Typ III Gate 52a werden die Taktsignale 0OO und 0.,-, angelegt. Das Eingangssignal
wird über die Leitung 66 an die Gate-Elektrode dem Transistor 64 zugeführt. Am Ende des Taktsignals 0.,, ersehen.ι
auf der Ausgangsleitung 68, das an die Gate-Elektrode des
Transistors 58 angelegte Signal mit der gleichen Polarität. Somit arbeiten die beiden Schaltungsteile 50a und 52a als
eine Schieberegisterstuie.
Die zweite Stuie des Schieberegisters 40 wird durch
die Schaltungsteile 50b und 52b gebildet. Die restlichen
Stufen dieses Schieberegisters sind symbolisch durch die Umranmung 48 angedeutet. Die N-3 Stufen dos Schieberegisters
40 sind in der gleichen Weise aulgebaut, wie die N-3 Schieberegisterstui
eM 48c-(n-1). Wenn ein Schieberegister keinen
SerienauSf.-;an^ hat, wie öf bei den Eingan»,Ksrh iebereg istern
12.3.1971
109840/158 4
40 und 42 der Fall ist, ist es nicht notwendig eine Nlh-Stulo
vorzusehen, wenn auch N-Bits an den Eingang des ScIi ioheregisters
angelegt werden. Das Nth-Bit wird an der Ausgangsstufe 48 (n-1) erscheinen. Das Eingangssignal einer
,jeden der Stufen 48b bis 48(n-1) ist .jeweils das Ausgangssignal
der unmittelbar vorangehenden Stufe. Zum Beispiel ist das Eingangssignal für die Stufe 48b das Ausgangss-ignal
der Stufe 48a, das über die Leitung 68 zugeführt wird. Über den Eingang 77 werden dem Schieberegister 40
die Daten seriell zugeführt:'. Das Schieberegister 4O weist
N parallele Ausgänge 78a bis 78n auf. An den Eingang der ersten Stufe des Schieberegister 4O werden über die Eingangskontakt ierungsstelle 24 unc jie Leitung 77 die Daten seriell
zugeführt. Jeder der parallelen Ausgänge 78a bis 78(n-15
ist mit einer der entsprechenden Stufen 48a bis 48(n-i; des
Schieberegisters verbunden. Der Ausgang 78a ist κ. Fi. mit
der Gate-Elektrode des Transistors 58 verbunden, die den
Eingang des Schieberegisters darstellt. Der Ausgang 78n ist dem Ausgang der Stufe 48 (n-1) zugeordnet.
Das Eingangsschieberegister 42 ist in der gleichen
Weise wie das Schieberegister 40 aufgebaut. Es besitzt einen Eingang 79, dem die Daten in serieller Folge zugeführt
werden, und parallele Ausgänge 80a bis 8On.
Jeder der parallelen·Ausgänge 78a bis 78n und 80a
mit
bis 8On ist/mindestens einer der logischen Schaltungen 46a bis 46n verbunden. An die erste Logikstufe 46a werden Signale über die Leitung 78a angelegt, die durch die erste Stufe des Schieberegisters 40 erzeugt bzw. ausgegeben werden. Der Logikkreis 46a weist einen weiteren Eingang auf. an den über die Leitung 80a Daten von dem Schieberegister 42 zugeführt: werden. Dem Logikkreis 46b werden die Daten von der zweiten Stufe des Schieberegisters 40 über die Leitung 68 und die Daten von dem Schieberegister 42 über die Leitung 80b zugeführt. Es kann jedoch auch ein Aufbau vorgesehen werden, bei dem mehrere Ausgänge der Schieberegister mit dem gleichen logischen Kreis,oder umgekehrt,miteinander verbunden werden. In Fig. 1 wurde ,jeder logische Kreis 46a und 46b als NOR-
bis 8On ist/mindestens einer der logischen Schaltungen 46a bis 46n verbunden. An die erste Logikstufe 46a werden Signale über die Leitung 78a angelegt, die durch die erste Stufe des Schieberegisters 40 erzeugt bzw. ausgegeben werden. Der Logikkreis 46a weist einen weiteren Eingang auf. an den über die Leitung 80a Daten von dem Schieberegister 42 zugeführt: werden. Dem Logikkreis 46b werden die Daten von der zweiten Stufe des Schieberegisters 40 über die Leitung 68 und die Daten von dem Schieberegister 42 über die Leitung 80b zugeführt. Es kann jedoch auch ein Aufbau vorgesehen werden, bei dem mehrere Ausgänge der Schieberegister mit dem gleichen logischen Kreis,oder umgekehrt,miteinander verbunden werden. In Fig. 1 wurde ,jeder logische Kreis 46a und 46b als NOR-
12.3.1971 ' "*'"■ . 109840/1584
Gate mit zwei Eingängen aufgebaut. Es können ,jedoch auch
logische Kreise verwendet werden, die eine ODER-, UND- oder NAND-Funktion durchführen können. Ebenso können diese
Kreise als Flip-Flops oder Inverter aufgebaut sein.
Die logische Schaltung 46a ist ein Typ I Gate. Er enthält einen Belastungstransistor 82. einen Isolationstransistor
84 und zwei Logiktransistoren 86 und 88. Die logische Schaltung 46a weist prinzipiell den gleichen Aufbau
wie die im Schieberegister 40 dargestellten Schaltungszweige auf. Durch die Parallelschaltung der beiden Logiktransistoren
86 und.88 wurde die vorgenannte logische Funktion gebildet. An die Drain-Elektrode des Transistors
werden die 0., T -Takt impulse angelegt. Die gleichen Taktimpuls«
IjLj
werden den beiden Source-Elektroden der Logiktransistoren
86 und 88 zugeführt. Die Gate-Elektrode des Transistors 84
wird mit der Taktimpulsfolge 0OT beaufschlagt. Wie bereits
erwähnt, werden die Signale von den beiden Eingangsschieberegistern
den beiden Gate-Elektroden der Logiktransistoren zugeführt.
In Fig. 2 sind die Logiktakt impulse 0Λ1 bis 0.T
ILJ
41j
in dem Logikzeitabschnitt eines Operationszykluses dargestellt.
Wie bereits erwähnt,weisen sie prinzipiell den gleichen Uiibau wie die Logiktakt impulse 0ie bis 0.o auf.
Pie besitzen lediglich eine andere Frequenz. Jeder der Takt impulse 01J. bis 0., tritt in dem Logikzeitabschnitt
eines Arbeitszykluses nur einmal auf. Wenn die in Fig. 2
dargestellten Logiktakt impulse 01T und 0OT an die Logikschaltung
46a angelegt werden, arbeitet diese Schaltung prinzipiell genauso wie die Schaltung 50a, die bereits
ausführlich beschrieben wurde.
Wenn an dem Ausgang des logischen Kreises 46a aiii
einer Leitung 90 eine b.innre "1" entsteht, wird diese über einen Transistor 96 während eines Takt impulses 0OT über die
1,Oi1UUg 100a dem Parallele ingang des Ausgangsschiebere^isters
/.ugeführt . Am Ausgang 90 des logischen Kreises 4fia erschein)
nur eine logische "1", wenn an den hui den Ga t e-Elekt roden
der Logiktransistoren 8(i und 88 jeweils eine binare "()'
«.ΐι«, 109840/1B84 8A6 0Λ(β,ΝΑ[_
Der logische Kreis 46b arbeitet ähnlich wie der logische Kreis 46a. Er wird jedoch mit den TaktSignalen 0„- und 0^,
beaufschlagt. Die Signale werden den beiden Logiktransistoren über die Leitungen 78b und 80b zugeführt. Der logische Kreis
46b ist als Typ III Gate aufgebaut und wirkt ebenfalls als NOR-Gate mit zwei Eingängen. Weitere logische Kreise 46c bis
46n sind mit den restlichen entsprechenden Ausgängen der Schieberegister 40 und 42 verbunden und erzeugen entsprechend
ihres Aufbaues bestimmte Ausgangsinformationen, die den
zugeordneten Paralleleingängen des Ausgangsschieberegxsters zugeführt werden.
Die von den logischen Schaltungen 46a und 46b erzeugten
Ausgangssignale werden über Leitungen 90 und 92 den Schalttransistoren 96 und 98 zugeführt. Diese schalten
die Ausgangssignale während der Taktsxgnale 0nj, ^zw· $at,
an die entsprechenden Eingänge des Ausgangsschieberegxsters über die Leitungen 100a und 100b. Das Ausgabeschieberegister
44 ist als Schieberegister aufgebaut, dem die Informationen
über Paralleleingänge zugeführt werden und das die Informationen
über einen einzigen Ausgang seriell wieder ausgibt. Es weist N-Stufen 102a bis 102n auf, die ähnlich wie die Stufen der
Schieberegister 40 und 42 aufgebaut sind. Die Transistoren 104 und 106 der ersten Stufe 102a sind in der gleichen Weise
wie die Transistoren 54 und 60 der Stufe 48a des Schieberegisters 40 geschaltet. Die Speicherkapazität der Stufen
wird ,wie bei der Stufe 102a angedeutet, durch die Eigenkapazität 103 gebildet. Der erste Teil der Stufe 102a ist
ein Typ I Gate und wird mit den Taktsignalen 0lg und 02o/
und der zweite Teil ist ein Typ III Gate und wird mit den Taktsignalen 0„g und 0.„ beaufschlagt. Die Logiktransistoren
108, 109 usw. werden in der gleichen Weise mit den von der vorangehenden Stufe erzeugten Signalen bzw. über die Parallelleitungen
100a, 100b und 100c angesteuert. Das Schieberegister 44 gibt die Daten in Serie über die Leitung 34,
den Verstärker 35 und die Ausgangskontaktierungsstelle 36
aus. ,
12.3.1971
109840/1584
Ί
ι
ι
Die Arbeitsweise des Schaltkreises 10 wird im folgenden während eines Qperationszykluses beschrieben.
Es wird angenommen, daß während des vorangehenden Operationszykluses die logischen Schaltungen 46a bis 46n Bits erzeugt
haben, die den Paralleleingängen 100a bis lOOn des Ausgangschieberegisters
zugeführt wurden. Diese Bits werden in den entsprechenden Stufen des Ausgangsschieberegisters
gespeichert. Sie sollen nun in Serie dem zweiten Chip 16 zugeführt werden. Dieser Übertragungsvorgang soll innerhalb
eines Schiebezeitabschnittes in einer.Operationsperiode
stattfinden. Es wird ferner angenommen, daß in den Schieberegistern 20 und 28 des Chips 14 N-Bits gespeichert werden,
die in Serie während eines Operationszykluses den beiden Eingangsregistern 40 und 42 zugeführt werden sollen. Die
Daten, die den logischen Schaltungen 46a und 46b zugeführt werden, waren in der vorangehenden Operationsperiode in
den Eingaberegistern 40 und 42 gespeichert.
Beim Auftreten der Taktsignale 0lg und 02g werden die Daten
in den Registern 20, 28, 37, 40, 42 und 44 invertiert und um eine halbe Stufe verschoben. Z.B. wird eine in der
Eigenkapazität 70 in dem Schaltungsteil 48a gespeicherte binäre "1" beim Auftreten der Taktsignale 0^g und 02g von
50a nach 52a übertragen und dabei invertiert. Beim Auftreten der Taktimpjilse 03g und 04g werden die Eigenkapazitäten
der von diesen Taktsignalen angesteuerten Schaltungsteilen negativ aufgeladen und in Abhängigkeit von der am Eingang
bzw. am Ausgang der vorangehenden Stufe anstehenden Information in der zweiten Hälfte eines 04g Taktimpulses
unter Umständen entladen. Dadurch wird die Information
ein zweites
Mal invertiert. Diese zum zweiten Male invertierte Information kann den entsprechenden logischen
Schaltungen zugeführt werden. Wenn die in den letzten Stufen der Singangsschieberegister gespeicherten Bits
auegegeben ftind und wenn die Bits, die in der letzten
Stufe der Ausgangeregister 20, 28 und 44 in der nächsten Schiebeperiode angelegt werden sollen, erfolgt die serielle
12 3 1971
1098Λ0/158Λ
Übergabe in das auf dem nächsten Chip liegende Register. Ein als Nth-Bit übertragenes Bit erscheint an dem Nth-Ausgang
78n des Eingangsschieberegisters 40.
Während des zweiten Schiebezykluses wird wieder jedes Bit um eine Stufe weitergeschoben und ein zweites Bit wird an
den Eingang der einzelnen Schieberegister 37, 40 und 42 von dem entsprechenden Ausgang der zugehörigen Ausgabeschieberegister
44, 20 und 28 angelegt. Am Ende des zweiten Schiebezykluses befinden sich alle zuvor eingespeicherten Bits
in der nächstfolgenden Stufe.
Diese Verschiebezyklen werden solange fortgesetzt, bis das Ende des Schiebezeitabschnittes während eines Operations·
zykluses erreicht ist. Am Ende dieses Schiebeabschnittes befindet sich die zu übertragende Information lagerichtig
in den Eingabeschieberegistern.
Nach dem Schiebezeitabschnitt L folgt für die restliche Zeit eines Operationszykluses ein Zeitabschnitt S. in dem logische
Operationen durchgeführt werden können. Die zuvor seriell in die Schieberegister eingegebenen Daten können nun parallel
über die Ausgänge der Eingabeschieberegister 40 und 42 den logischen Schaltungen zugeführt werden. Die Verknüpfungsergebnisse werden noch in den gleichen Operationszyklus
parallel in das Ausgabeschieberegister über die Leitungen 100a bis lOOn eingegeben. Am Ende eines Operationszykluses
stehen somit die verknüpften Daten in dem Ausgabeschieberegister.
In dem darauffolgenden Operationszyklus werden die in dem Ausgabeschieberegister 44 gespeicherten Daten wieder
seriell in das Eingabeschieberegister 37 auf dem nächsten Chip übertragen^ und in dem gleichen Operationszyklus erfolgt
die Verarbeitung dieser Daten in den logischen Schaltungen.
Obwohl in den hier beschriebenen Ausführungsbeispielen nur zwei Eingabeschieberegister 40 und 42 auf dem Chip 12 angeordnet
sind, können in der Praxis eine Vielzahl von Eingabeschieberegister verwendet werden, die mit den einzelnen
logischen Schaltungen 42a bis 42n verbunden werden können.
12. 3.1971
109840/158 4
Es könnte z.B. notwendig sein, daß mein· Kingabeschieberegister
vorgesehen werden müssen» wenn 1ür die logische Schaltung 46a mehr als zwei Eingänge benötigt werden.
Jeder der verschiedenen Eingänge für diese Logische Schaltuni; könnte dann mit einem der parallelen Ausgänge der Eingabesohieberegister
verbunden werden. Die Anzahl der notwendigen Eingabeschieberegister wird durch die Anzahl der verschiedenen
Signale dividiert durch die Kapazität eines jeden Eingabeschieberegisters
bestimmt. Es könnte auch notwendig werden, daß mehrere Ausgabeschieberegister verwendet werden müssen,
wenn die Anzahl der logischen Schaltungen größer als die Anzahl der Stufen des Ausgangsschieberegisters ist. Die
Anzahl der erforderlichen Ausgabeschieberegister wird somit durch die Zahl der auf einem Chip vorhandenen logischen
Schaltkreisen und durch die Kapazität der Ausgabeschieberegisterstufen
bestimmt.
Durch die erfindungsgemäße Schaltungsanordnung ist
es möglich, eine größere Anzahl von Logischen Schaltkreisen auf einem Chip unterzubringen, ohne daß die Anzahl der notwendigen
Kontaktierungsstellen vergrößert wird, wenn z.B. auf einem Chip 40 Kontaktierungsstellen vorhanden sind, werden
davon 8 für die Zuführung der Taktsignale 0 bis 0.„ und
01T bis 04T benötigt. Zwei Anschlüsse sind für die Zuführung
der Energieversorgung notwendig. Pie restlichen 30 Kontaktierungsstellen
können iür die 'Zuführung von Signalen verwendet werden. Durch den eri'indungsgemäßen Schalt ungsaui bau können 36 Gates
mit jeweils vier Eingängen auf dem Chip aufgebaut werden,
wenn 24 Eingabeschieberegister und H Ausgabeschieberegister
mit jeweils einer Kapazität von 6 Bits vorgesehen werden. Es können noch mehr Schaltunus-datffi auf dem Chip vorgesehen
werden, wenn Zwei-Phasen-Schieberegister verwendet werden.
oder wenn einige der notwendigen Taktsignal*.» aiii dem Chip
erzeugt werden. Dadurch wurden noch einige Kontaktierungsstellen
frei, die iür Signalzuführiingen verwendet werden können.
Bei dem in Fig. 'Λ dargestellten V.-s ί ührungsbeispiel
wird ein Schieberegister 112 verwende!. das alt Hingabe und
als Ausgabesehiebereuisier dient. In dieser er ϊ i r-dungsgemäUeii
Ausführung wurde im (logen«--;» ι / sw .,'·■)· im Zus.-uiiru-uhan:.·. mit J- j >
. l beschriebenen Ausl iihrung en. 1 -; ;·. -,ι !><..·:-. -. . ei.ei ^ .·, \ st
<-r <■ ι u -c^part
12'3"19/1
1098A0/158A QAD ommHkL
Der Aufbau des Schaltkreises 110 in Fig. 3 ist, abgesehen von
der vorangehend beschriebenen Abänderung,der gleiche wie in Fig. 1,
Es ist ebenfalls ein Eingabeschieberegister 40 mit mehreren Stufen 48a bis 48c und mehreren logischen Schaltungen 46a bis
46e vorhanden. Anstelle des Schieberegister 42 in Fig.. 1 übernimmt das Schieberegister 112 ebenfalls eine Eingabefunkt ion,
so daß an jede der logischen Schaltungen 46a bis 46n zwei Signale angelegt werden können. Die seriell in das Schieberegister
112 eingegebenen Daten werden über die parallelen Ausgänge, die auch als Eingänge verwendet werden, über zusätzliche
Transistoren 116a bis 116c den Logiktransistoren der logischen Schaltungen 46a bis 46n zugeführt. Die Schalttransistoren
116a bis 116c werden ebenso wie die im Zusammenhang mit der Fig, I beschriebenen Schalttransistoren 96
und 98 mit den Taktsignalen 02T angesteuert. Im Zusammenhang
mit der vorangehenden Beschreibung der Funktionsweise der
logischen Schaltung in Fig. 1 wird darauf hingewiesen, daß die während einer Schiebeoperation den einzelnen logischen Schaltungen
zugeführten Daten im darauffolgenden Verknüpfungszeitabschnitt dem gleichen Schieberegister 112 wieder zugeführt
werden können. Bedingt durch den Schal Lungsau f bau sind die Schalttransistoren 116a bis 116c nur leitend, wenn die Taktsignale
02T Massepotential annehmen, d.h. wenn ein Taktsignal
C3Of anliegt. Ein Taktsignal CLT kann durch Invertieren der
Taktsignale 0r,T erzeugt werden. In der gleichen Weise wird der
Transistor I16b nur leitend, wenn ein Taktsignal 0-T anliegt.
Die Schaltung nach Fig. 3 hai folgende Wirkungsweise.
Die übei· die Eingangskontakt ierungsstel lon 24 und 34 seriell
ankommenden Datensignale während des Schiebezeitabschnittes
eines Operationszykluses gelangen in die Schieberegister 40 ui d
112. Am Ende des Sc-hiebezei t abschn it t es liegen die eingegebenen Daten in der richtigen Reihenlolge in diesen beiden
Schieberegistern vor. Während des darauf J olgenden Verknüpfung
abschnittes können diese Daten über die Para I le I ausgange 78a
bis 7Hn und 114a bis 11 In den VerknüpJ uiu;ssclia 11 ungen 46a bis
46n parallel ^uueiiiiui werden, da die Trans lsi oi en 1 16a und IKV
12.:;. ι'.17 1 109840/158Λ
leitend werden. Dadurch gelangen die eingegebenen Signale
an die entsprechenden Gates der Logiktransistoren der einzelnen Logikschaltungen.
Während des Verkniipfungsabschnittes innerhalb eines
jeden Operationszykluses sind die Schalttransistoren 116a bis H6n wieder gesperrt und die Transistoren 96 und 98 leitend.
Dadurch können die von den logischen Schaltungen 46a bis 46n erzeugten Signale über die Transistoren 96 und 98 und die Leitungen
114a bis 114c <dem nun als Ausgabeschieberegister wirkenden Register 112 zugeführt werden. Die zu Beginn eines
Operationszykluses in das Schieberegister 112 eingegebenen
Daten liegen am Ende eines Operationszykluses in durch die
logischen Schaltungen überarbeiteter Form wieder im Schieberegister 112 vor. Die zu Beginn eines Operationszykluses
eingegebenen Daten werden im Schieberegister 112 beim Aultreten
der Taktsignale 0^T oder 0OT zerstört, da die Eigenkapazitäten
der als Speicher wirkenden Schieberegisterstufen auf einen negativen Spannungswert entladen werden. Bevor diese
Entladung stattfinde^ erfolgte be-reits die Übertragung der eingegebenen
Daten in die zugehörigen Logikschaltungen.
In dem darauffolgenden Operationszyklus werden
die durch die logischen Schaltungen erzeugten Signale, die parallel in die einzelnen Schieberegisterstufen des Registers
112 eingegeben wurden, seriell in das Eingabeschieberegister
auf den Chip 16 übertragen. Die Übertragung erfolgt in der gleichen Weise, wie bereits im Zusammenhang mit dem Schieberegister
44 in Fig. 1 beschrieben wurde. Gleichzeitig mit der Übertragung der Daten von dem Schieberegister 112 in das
Schieberegister 37 erfolgt die Übertragung von Daten von dem Schieberegister 120 auf den Chip 14 in das Schieberegister
112. Bevor .jedoch das erste Bit in die erste Stufe 118a des Schieberegisters 112 gelangt, wurde das vorher in dieser Stufe
gespeicherte Bit bereits in die Stufe 118b übertragen. Aus der vorangehenden Beschreibung geht hervor, daß jeweils zuerst aus
dem Schieberegister 112 ein Bit ausgegeben wird und kurz darauf in die erste Stufe des Schieberegister 112 jeweils ein Bit eingeschoben
werden kann.
109840/1584
12.3.1971
Die Ausgabeschieberegister 2O und 28 in Fig. l wurden
somit in Fig. 3 durch die Ausgabe- Eingabeschieberegister 120 und 122 ersetzt.
12.3.1971 109840/1584
Claims (6)
- Patentansprüche:Ci.) Integrierter Schaltkreis mit Eingangs- und Ausgangskontaktierungsstellen, die mit den auf einem Substrat befindlichen logischen Schaltungen verbunden sind, dadurch gekennzeichnet, daß zwischen den Eingangskontaktierungsstellen (24, 32) und den logischen Schaltungen (46a, 46b usw.) auf dem Substrat (12) Eingangssignalwandler (40, 42) vorgesehen sind, deren Eingänge (77, 79) mit jeweils einer der Eingangskontaktierungsstellen (24. 32) verbunden sind, und deren Parallelausgänge (78a, 78b usw.; 80a, 80b usw.) mit den Paralleleingängen der logischen Schaltungen (46a, 46b usw.) verbunden sind, und daß die Ausgänge der logischen Schaltungen mit den Paralleleingängen (100a, 100b usw.) eines Ausgangssignalwandlers (44) verbunden sind, dessen Ausgang mit einer Ausgangskontaktierungssteile (36) vez'bunden ist.
- 2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Signalwandler (40, 42, 44) als Schieberegister aufgebaut sind.
- 3. Integrierter Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß die Stufen (z.B. 50a) der Schieberegister (40. 42. 44) aus jeweils zwei als Inverter arbeitenden Reihenschaltungen von Feldeffekttransistoren (z.B. 54, 56, 58' bestehen, die in verschiedenen Taktzyklen (01C bis 0,ο) angesteuert werden.
- 4. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Schaltungen(46a. 46b usw.) aus Zweigen von in Reihe geschalteten Feldeffekttransistoren (82. K4. 86) bestehen, zu denen entsprechend der durchzuführenden logischen Funktion weitere Feldeffekttransistoren <8K, PG.98) parallel geschaltet sind, und die in verschiedenen Takt zyklen (0-.T bis 0.. ) angesteuert werden.
- 5. Integrierter Schaltkreis nach den Ansprüchen 3 und 1. dadurch gekennzeichnet, dal'» jeder der auiei uander J ulkenden12.3.1971 1 098A0/ 1 5 8 ΛOperationszyklen (c^ aus einem Schiebezeitabschnitt (S), während dem Daten in die Eingangssignalwandler (40, 42} eingegeben werden, und aus einem Verknüpfungszeitabschnitt (L) bestehen, während dem die logischen Schaltungen (46a, 46b usw.) Daten erzeugen, die den Paralleleingängen (100a, 100b usw.) des Ausgangssignalwandlers {44) zugeführt werden.
- 6. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangssignalwandler durch den zweiten Eingangssignalwandler (112, Fig. 3) gebildet wird.12-:i-19n 109840/1584
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US2115070A | 1970-03-19 | 1970-03-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2112637A1 true DE2112637A1 (de) | 1971-09-30 |
DE2112637B2 DE2112637B2 (de) | 1976-08-05 |
Family
ID=21802630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19712112637 Withdrawn DE2112637B2 (de) | 1970-03-19 | 1971-03-16 | Komplexe schaltungsanordnung aus einer vielzahl untereinander verschalteter integrierter schaltkreise |
Country Status (11)
Country | Link |
---|---|
US (1) | US3631402A (de) |
BE (1) | BE764425A (de) |
CH (1) | CH516230A (de) |
DE (1) | DE2112637B2 (de) |
DK (1) | DK133527B (de) |
ES (1) | ES389031A1 (de) |
FR (1) | FR2084792A5 (de) |
GB (1) | GB1292783A (de) |
NL (1) | NL7103204A (de) |
SE (1) | SE362327B (de) |
ZA (1) | ZA711528B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2442489A1 (fr) * | 1978-11-22 | 1980-06-20 | Siemens Ag | Circuit numerique a semiconducteurs |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2096380A1 (de) * | 1970-01-20 | 1972-02-18 | Tasso Joseph | |
US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
JPS54109722A (en) * | 1978-02-16 | 1979-08-28 | Sony Corp | Flat-type picture display device |
US4488259A (en) * | 1982-10-29 | 1984-12-11 | Ibm Corporation | On chip monitor |
DE3331572C2 (de) * | 1983-09-01 | 1985-11-21 | Hans-Jürgen Prof. Dipl.-Ing. 8560 Lauf Leistner | Hochintegrierter Baustein mit reduzierter Anzahl von Anschlüssen zur Signalverarbeitung und/oder -Speicherung |
US4656620A (en) * | 1984-09-19 | 1987-04-07 | Itt Corporation | Apparatus for obtaining reduced pin count packaging and methods |
FR2576432B1 (fr) * | 1985-01-24 | 1989-06-02 | Brion Alain | Dispositif d'echange de donnees entre un calculateur et une unite peripherique |
US20100327877A1 (en) * | 2009-06-24 | 2010-12-30 | Hynix Semiconductor Inc. | Radio frequency identification (rfid) device and method for testing the same |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3267437A (en) * | 1962-08-29 | 1966-08-16 | Robert H Harwood | Apparatus for operating an input-device recording tape asynchronously with a synchronous digital computer system |
US3239764A (en) * | 1963-08-29 | 1966-03-08 | Ibm | Shift register employing logic blocks arranged in closed loop and means for selectively shifting bit positions |
US3354450A (en) * | 1964-06-23 | 1967-11-21 | Ibm | Data translation apparatus |
US3374467A (en) * | 1965-05-27 | 1968-03-19 | Lear Siegler Inc | Digital data processor |
US3453384A (en) * | 1965-12-07 | 1969-07-01 | Ibm | Display system with increased manual input data rate |
US3440613A (en) * | 1966-03-25 | 1969-04-22 | Westinghouse Electric Corp | Interface system for digital computers and serially operated input and output devices |
US3395400A (en) * | 1966-04-26 | 1968-07-30 | Bell Telephone Labor Inc | Serial to parallel data converter |
-
1970
- 1970-03-19 US US21150A patent/US3631402A/en not_active Expired - Lifetime
-
1971
- 1971-03-09 ES ES389031A patent/ES389031A1/es not_active Expired
- 1971-03-09 ZA ZA711528A patent/ZA711528B/xx unknown
- 1971-03-10 NL NL7103204A patent/NL7103204A/xx unknown
- 1971-03-16 DE DE19712112637 patent/DE2112637B2/de not_active Withdrawn
- 1971-03-17 BE BE764425A patent/BE764425A/xx unknown
- 1971-03-18 DK DK129471AA patent/DK133527B/da unknown
- 1971-03-18 FR FR7109455A patent/FR2084792A5/fr not_active Expired
- 1971-03-18 SE SE03507/71A patent/SE362327B/xx unknown
- 1971-03-19 CH CH404471A patent/CH516230A/de not_active IP Right Cessation
- 1971-04-19 GB GB22399/71A patent/GB1292783A/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2442489A1 (fr) * | 1978-11-22 | 1980-06-20 | Siemens Ag | Circuit numerique a semiconducteurs |
Also Published As
Publication number | Publication date |
---|---|
ES389031A1 (es) | 1974-02-16 |
US3631402A (en) | 1971-12-28 |
NL7103204A (de) | 1971-09-21 |
FR2084792A5 (de) | 1971-12-17 |
CH516230A (de) | 1971-11-30 |
GB1292783A (en) | 1972-10-11 |
DE2112637B2 (de) | 1976-08-05 |
ZA711528B (en) | 1971-11-24 |
DK133527C (de) | 1976-10-18 |
DK133527B (da) | 1976-05-31 |
SE362327B (de) | 1973-12-03 |
BE764425A (fr) | 1971-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2018473A1 (de) | Binär logischer Schaltkreis, insbesondere zur Durchführung einer programmierten Fo Igeschaltung | |
DE2120627B2 (de) | Logische schaltung | |
DE2222521C3 (de) | N-stufiger Ringzähler | |
DE3050199C2 (de) | Logikschaltung | |
DE1153553B (de) | Steuerregister | |
DE2706807C2 (de) | Einrichtung und Verfahren zum Verarbeiten von Information in Form digitaler Signale | |
DE2140305B2 (de) | Statisches Schieberegister | |
DE2112637A1 (de) | Integrierter Schaltkreis | |
DE2309080A1 (de) | Binaerzaehler | |
DE2165445C3 (de) | Logikschaltung | |
DE1499178A1 (de) | Steuerbarer Datenspeicher mit Verzoegerungsleitung | |
DE2134806C3 (de) | ||
DE2159901C3 (de) | Schaltung zum Betrieb eines Anzeigegeräts | |
DE2141915B2 (de) | Transistor-Treiberschaltkreis | |
DE3686090T2 (de) | Nmos-datenspeicherzelle und schieberegister. | |
DE1260530B (de) | Zaehlschaltung zur Zaehlung jedes von einer Vielzahl von angelegten Eingangsimpulsen | |
DE2315201A1 (de) | Flip-flop-schaltung | |
DE3018509A1 (de) | Schieberegister mit latch-schaltung | |
DE69222798T2 (de) | Zählerschaltung | |
DE2457160C2 (de) | Testverfahren für mit Feldeffekttransistoren aufgebaute dynamische Logik-Schaltkreise | |
DE2042806A1 (de) | Logische Schaltung | |
DE2044418A1 (de) | Schieberegister | |
DE2544434A1 (de) | Integrierte schaltung in dynamischer cmos-technik | |
DE2336143C2 (de) | Logische Schaltung | |
DE2300187C2 (de) | Schreibschaltung für Halbleiterspeicher |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BHJ | Nonpayment of the annual fee |