DE2457160C2

DE2457160C2 - Testverfahren für mit Feldeffekttransistoren aufgebaute dynamische Logik-Schaltkreise

Info

Publication number: DE2457160C2
Application number: DE2457160A
Authority: DE
Inventors: Yogishwar Kumar Vienna Va. Puri
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1973-12-14
Filing date: 1974-12-04
Publication date: 1984-02-23
Also published as: JPS5740987B2; FR2254794A1; JPS5093082A; FR2254794B1; GB1458608A; DE2457160A1; US3883802A

Description

Die Erfindung betrifft ein Testverfahren für mit Feldeffekttransistoren aufgebaute dynamische Logik-Schaltkreise, bei denen im Normalbetrieb durch eine festgelegte zeiüiunc Auiciiiäfidcrfoigc vor, Tskiimpu! sen die Datensignale stufenweise verknüpft werden.

Heutige hochintegrierte (LSl)-Schaltungen enthalten in der Regel Hunderte von Schaltkreisen mit Tausenden von bipolaren oder Feldeffekttransistoren in einem gemeinsamen Halbleiterplättchen. Bevor aus diesen Teilschaltungen komplexe bzw. umfassendere Gesamtschaltungen aufgebaut werden, müssen in jedem Fall Funktions- und Parameterprüfungen durchgeführt werden, vergleiche z. B, den Aufsatz »An introduction to TC Testing«, von F. Vanhein, in IEEE Spectrum, Dezember 1971, Seiten 28 bis 37. Ein Verfahren zum Testen von Feldeffekttransistoren besteht in der erhöhten Spannungsbelastung der Gate-Isolation, um Aufschluß darüber zu gewinnen, ob der Feldeffekttransistor durch eine solche Spannungsbelastung infolge eines sich zwischen der Gate-Elektrode und dem Substrat einstellenden Durchbruchs ausfällt Derartige Tests bestehen in der Regel darin, daß eine Reihe von sogenannten Testmustern, d.h. Impulskombinationen, über die Eingangs-/Ausgangsanschlüsse der zugehörigen Gesamtschaltung an die Gate-Elektroden angelegt werden. Die Amplituden der diese Testmuster darstellenden Impulse werden dann auf einen bestimmten oberen Wert angehoben. Die jeweils erforderliche Anzahl von Testmustern bzw. deren Spannungswerte werden mit Unterstützung von Rechnern bestimmt

Wenn der Belastungstest abgeschlossen ist. wird die jeweilige Prüfschaltung noch einem Funktionstest unterzogen. Ergibt sich nach dem Funktionstest, daß entweder die vorgeschriebenen Verknüpfungsfunktionen oder die Spannungsampliiuden fehlerfrei erhalten werden, kann man davon ausgehen, daß die betreffende Schaltung den vorhergehenden Belastungstest unbeschädigt überstanden hat

In dem Maße wie mehr und mehr Feldeffekttransistoren in einer solchen Schaltung vorgesehen werden, muß auch die Anzahl der Testmuster erhöht werden, um zu gewährleisten, daß jedes Gate eines jeden Feldeffekttransistors in die Belastungsprüfung miteinbezo-. gen wird. Eine derart hohe Anzahl von lesimustern erhöht jedoch die für den Test erforderliche Zeit Es kann somit festgestellt werden, daß die Packungsdichte der Transistoren bzw. Schaltungen in einer solchen Großschaltung durch die erforderliche Anzahl von Testmustern, die vorhandenen Eingangs-/Ausgangsanschiüsse sowie die für die Durchführung des Tests erforderliche Zeit begrenzt ist. Demzufolge kann durch ein geeignetes Testverfahren, das die genannten Schwierigkeiten überwindet, indirekt auch die Herstellung solcher hochintegrierten Schaltungen mit Feldeffekttransistoren vereinfacht und die Zuverlässigkeit der fertiggestellten Produkte erhöht werden.

Aufgabe der Erfindung ist es deshalb, ein Testverfahren für Schaltungen der obengenannten Art anzugeben, bei dem die Gate-Isolation der Feldeffekttransistoren in definierter und wiederholbarer Wei?e einem BeIastungstest unterworfen werden kann und das ohne ansonsten erforderliche Testmuster und in einem bestimmbarer Testzyklus durchgeführt werden kann. Gelösi wird diese Aufgabe durch die im Patentanspruch 1 angegebenen Maßnahmen. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Durchgeführt wird das Testverfahren dabei vorzugsweise an einer hochintegrierten mit Feldeffekttransistoren aufgebauten dynamischen Verknüpfungsschaltung, die kombinatorische und/oder sequentielle Verknüpfungen Η?Γ7·.^ι?·'*ΙΙ'·π vprmac Die einzelnen Grundschaltkreise können dabei in einer oder mehreren Ketten entlang einem Verknüpfungszweig angeordnet sein. Datensignale werden durch jeden Verknüpfungszweig unter Steuerung von alternierenden Taktimpulsen übertragen; in typischen Fäiien wirä ein v/er-pbasiges System benutzt, d. h. die Taktimpulse trete. In der Folge Φ\, Φ2, Φ3 und ΦΑ auf. Zum einen werden an die Schaltkreise die Betriebsspannungen angelegt; zum anderen wird eine Belastungsspannung an den Eingang eines jeden Verknüpfungszweiges angelegt Diese Belastungsspannung wird mit einer Amplitude angelegt, welche die Gate-Isolation des ersten Feldeffekttransi-

stors in dein jeweiligen Verkiiüpfungszweig ohne Durchbruch aushalten sollte. Weiterhin werden Taktimpulse für die dynamische Schaltung vorgesehen, wobei diese TaJctimpulse in gegenüber der normalen Betriebsweise umgekehrter Aufeinanderfolge auftreten. Diese zeitliche umgekehrte Taktsignaifolge bewirkt, daß die Einzelstufen eines Verknüpfungspfades aufeinanderfolgend entladen werden, wobei gleichzeitig die Gate-Isolation des bzw. der betreffenden Feldeffekttransistoren in der jeweiligen Schaltkreisstufe auf Belastung geprüft werden. Im Rahmen eines vollständigen Taktzykh'sses werden somit alle Gate-Isolationen der Feldeffekttransistoren aller Schaltkreise in d"T. jeweiligen Verknüpfungsnetzwerk dem 3e?astungsi-*i jnterworfen. Ansonsten in großer Zahl und für den jeweiligen Schaltkreis individuell erforderliche Testmuster können damit entfallen. Damit err?-* sich ein Testverfahren, das sowohl eine voHst^nd'.,·. eis auch definierte und wiederholbare Prüfung *.' -r Feldeffekttransistoren einer derartigen Schaltung gestaltet .

Die Erfindung wird im folgenden unte;· Zuhilfenahme der Zeichnungen näher erläutert Es zeigt

Fig. 1 ein schematisches Blockschaltbild zur Anwendung der Erfindung,

Fig.2 in schematischer Darstellung einen Teil aus einem mit Feldeffekttransistoren aufgebauten Verknüpfungszweig, wie er in einer hochintegrierten Gesamtanordnung enthalten sein konnte,

F i g. 3 ein Diagramm, aus dem die Verbindungsmöglichkeäten verschiedener dynamischer Verknüpfungäschaltkreise untereinander zur Durchführung beliebiger logischer Verknüpfungen hervorgeht

F i g. 4 ein Zeitdiagramm für die Eingangssignaie. die dem logischen Verknüpfungsnetzwerk von F i g. 2 zugeführt werden und

F i g. 5 und 6 zur F i g. 3 ähnliche Diagramme für andere Schaltkreiskombinationen.

Dynamische FET-Verknüpfungsschalikreise umfassen Verknüp'ungsglieder, die von Taktinipulsen gesteuert werden und entweder von einer festen Betriebsspannung oder einer entsprechenden getakteten Spannung betrieben werden. In der US-Patentschrift 36 48 056 ist beispielsweise ein solcher dynamischer FET-Verknüpfungsscha'ikrsis in seiner Anwendung in einem Schieberegister beschrieber;.

In typischer Fällen umfaßt der Gru idschaltkreis einer dynamischen Verknüpfungsschaltung einen Feldeffekttransistor 20 als Aufladeelement, einen Logik-Schaltkreis 22 in der Form beispielsweise eines Feldeffekttransistors und/oder o^;ner Schaltung, einen Feldeffekttransistor 24 als Entkdeelement sowie einen Ausgangsknoten, -. B. A. Ein solcher Grundschaltkreis kann zwischen einer festen Spannung + V und einer Referenzspannung (Masse) eingeschaltet sein; er kann aber o,u»h on aitteniurhen/'^i Tal·tcnanniinnrc/iiif»II<»n l(Ö*.\ on.

folgenden Tabelle aufgeführten Taktverteilungen gebildet:

Typ

Aufladen

Entladen

Φχ	Φι
Φ2	Φι
Φ₃	Φα
Φα	Φ,

Die so erzielten vier Logik-Schaltkreistypen können entsprechend einem Satz zugrundegeiegter Regeln der-

15' art miteinander verbunden werden, daß beliebige Verknüpfungsfunktionen kombinatorischer und/oder sequentieller Art erzielt werden. Diese Grundregeln legen fest, welche Schaltkreise weiche anderen Schaltkreise treiben können. Ein typischer Satz von Grundregeln ist an Hand von F i g. 3 illustriert wobei die vier Schaltkreis-Typen in der obigen Tabelle besc" .eben sind. Die Pfeile in den Verbindungslinien zwischen de η einzelnen Schaltkreis-Typen legen dabei den korrekten Datenfluß in der Verknüpfungskette fest Der Schaltkreis vom Typ 1 kann entweder einen Schaltkreis vom Typ 2 und/ oder einer. Schaltkreis vom Typ 3 treiben. Ein Schaltkreis vom Typ 2 kann entweder einen Schaltkreis vom Typ 3 und/oder vom Typ 4 treiben. Entsprechendes gilt für die Schaltkreise vom Typ 3 und 4.

Wenn Hunderte solcher Logik-Schaltkreise in eine hochintegrierte Schaltung (LSi-Schaltung) mit nur einer kleinen Anzahl von Eingangs-ZAusgangsanschlüssen eingefügt sind, wäre an sich eine äußerst hohe Anzahl von Testsignal-Verteilungen (Testmustern) an den von außen zugänglichen Eingängen einer solchen Großschaltung notwendig, um wirklich jedes Verknüpfungsglied bzw. FET-Gate zu erreichen. Die Gesamtzahl df.r Testmuster ist dabei abhängig von der An/ ! der Schaltkreiseingänge sowie der Anzahl seqm.iiititer Schaltkreise innerhalb der Gesamtschaltung. Um daaher alle einzelnen Verknüpfungsgüleder bzw. Eingangs-Gates der zugehörigen Feldeffekttransistoren in der Gesamtschaltung einer Belastungsprüfung zu unterziehen, während die vier Taktimpuls© ablaufen würde ein Speicher erforderlich sein, der einige Millionen Bitstellen für die entsprechenden Testmuster zu speichern in der Lage wäre. Die vorliegende Erfindung kommt demgegenüber ohne Tesimuster und deren Speichererfordernis aus.

In F i g. 1 ist schematisch die Einrichtung zur Durchführung des Testverfahrens dargestellt Sie umfaßt eir.e Versorgungsspannungsqueüe 26, eine Test-Spannungsquelle 28 für die Belastungsspannung am Eingang sowie eine Taktspannungsquelle 30 für die Taktphasen 1 bis 4.

cc £)!? wMititpn rlr*»i S^haltnncrctmlp cinH mit pini^m Prfif-

geschlossen sein. Die Takteingänge Φ_Ν und Φμ+ 1 werden den Feldeffekttransistoren 20 bzw. 24 in der gezeigten Weise zugeführt (Fig. 2).

Die Daten bzw. logischen Eingangssignale werden an die Eingänge des Logik-Schaltkreises 22 angelegt Dabei können diese Eingangssignale durchaus von den Ausgangsknoten anderer Logik-Schaltkreise herrühren. In einer solchen Aneinanderreihung von Logik-Schaltkreisen werden die Daten durch Anlegen verschiedener Taktimpulse an jeden Logik-Schaltkreis übertragen. In typischen Fäiien verteile! sich vier Taktphasen auf eine Anordnung aus vier Logik-Schaltkreisen. Die jeweiligen Logik-Schaitkreistypen Werden dabei durch die in der ling 32 in Form einer eingangs genannten hochin^egrierten Schaltung, die auf Belastung zu testen ist verbunden. Die Betriebs- nd Taktspannungsquellen 26 bzw. 30 liefern dabei Spannungen, die die zu prüfende Schaltung auch unter normalen Anwendungsbedingungen vorfinden würde. Dabei sind diese Spanhungsquellen so ausgelegt, daß sie je nach der Anwendung veränderiiehe Signale an die zu prüfende Schaltung liefern können. Die Belastungsspannung aus der Test-Spannungsquelle

es 28 wird als Eingangsspannung an den ersten Grundschaitkreis innerhalb einer Verknüpfungsketfe angelegt An den übrigen Grundschaltkreisen des jeweiligen Verknüpfungszweiges Hegt als Belastungsspannung die Be-

triebsspannung aus der Spannungsquelle 26 an. Als Taktspannungsquelle 3Ö können vie/ einzelne Taktgeneratoren zur Bereitstellung von vier nicht Oberlappenden Impulsen oder ein einziger Taktgenerator mit entsprechend vorgesehenen Verzögerungselementen vorgesehen sein. Sollen mehrere Prüflinge 32 parallel dem Belastungstest unterworfen werden, muß entsprechend die Taktspannungsquelle 30 die damit verbundene hohe kapazitive Last zu treiben in der Lage sein. Die Betriebsspännüng^qUeile 26 ist mit den jeweiligen Drain-Elektroden der Auflade-FETs 20 in jeder der vier Stufen gekoppelt. Die Test-Spannungsquelle 28 ist an den Eingang ''es ersten Grundschaltkreises, d. h. in der Schaltung nach F i g. 2 mit dem Logik-Schaltkreise vom Typ 1 verbunden. Die Taktsignale aus der Taktspannungsquelle 30 führen jeweils an die ihner zugeordneten Schaltkreisstufen.

Nach der Erfindung ist nun vorgesehen, die Spannungsquellen 26 und 28 in der genannten Weise anzulegen und die Taktimpulse in gegenüber der normalen Betriebsweise umgekehrter Aufeinanderfolge auftreten zu lassen, d. h. die Taktphase 4 wird gefolgt von der Taktphase 3, der Taktphase 2 und schließlich der Taktphase 1.

F i g. 4 zeigt die Pegel der Ausgangsspannungen an den Knotenpunkten A. B. C und D der Schaltkreistypen 1. 2, 3 und 4 bei der in Fig.2 dargestellten Verknüpfungsschaltung. Die in F i g. 4 dargestellten Spannungspegel an den Spannungsknoten stellen sich ein. nachdem bereits einmal ein gesamter Taktzyklus abgelaufen ist Mit Beginn des ^-impulses wird der Ausgangsknoten D auf den oberen Spannungswert aufgeladen, da der i?i-Takt zu diesem Zeitpunkt nicht vorliegt Wenn der Φγ Impuls auftritt und der tfVImpuls vorüber ist, wird der Schaltungsknoten Cauf den oberen Spannungswert aufgeladen, während der Schaltungsknoten D weiterhin auf dem oberen Spannungspegel verbleibt. Da Logik-Schaltkreise vom Typ 1 voraussetzungsgemäß nur von Ausgangsknoten Cund/oder Dund/oder vom Eingang / getrieben werden können, welche aile zur Taktzeit 3 den oberen Spannung<=pegel aufweisen, sind zu dieser Taktzeit alle logischen Eingänge aller Logik-Schaltkreise vom Typ 1 innerhalb der Gesamtschaltung spannungsmäßig im Ein-Zustand. Wird nun der 0_r5mpuls ab- und der ??rlmpuls eingeschaltet, nimmt der Schaltungsknoten B den oberen Spannungspegel an und alle Logik-Schaltkreise vom Typ 1 werden gleichzeitig entladen, wodurch der Schaltungsknoten A den unteren Spannungspegel annimmt Zu diesem Zeitpunkt sind alle logischen Eingänge, d.h. alle Gate-Elektroden der Logik-Schaltkreise vom Typ 1 voll eingeschaltet und unterliegen damit der vollen Belastung. Mit anderen Worten liegt an den Feldeffekttransistoren dieser Schaltkreise bei abgeschalteter drainseitiger Betriebsspannung (kein iVlmpuls) die maximale Gate-Source-5, Spannung an (i^-lmpuls vorhanden). Es ist festzustellen, daß diese Verhältnisse für den Belastungstest ungeachtet des jeweiligen Aufbaus des Logik-Schaltkreises vom Typ 1 vorliegen, d.h. dieser Schattkreis kann sowoh! eine UND- als auch ÖDER-Verknüpfung durchführen.

to Der Schaltungsknoten D befindet sich zu dieser Zeit immer noch auf dem oberen Spannungspegel und ebenso die Eingänge des Logik-Schaltkreises vom Typ 4. Wenn der ^-Impuls ab- und der ivlmpuls eingeschaltet wird, werden alle Schaltkreise vom Typ 4 gleichzeitig entladen, und der Schaltungsknoten D geht auf den unteren Spannungspege! Ober. Auf diese Weise werden während der φ-Taktzeit alle Gate-Elektroden der Logik-Schaltkreise vom Typ 4 voll belastet In entsprechender Weise werden während der Φα· bzw. Φγ Phase die Gates der Schaltkreise vom Typ 2 auf Belastung beansprucht

In jedem vier Taktphasen umfassenden Zyklus werden daher alle internen FET-Gates unter Einschluß der direkt von den Taktspannungsquellen getriebenen Gates der Auflade- und Entlade TCTs angesprochen und einmal den Belastungsverhältnissen unterworfen. Der ArbeitszyHus dieser Streßbelastung ist dabei exakt 25 Prozent Bei früheren Verfahren zur Durchführung eines derartigen Beiastungsmtcs von beliebigen Logik-Schaltkreisen war dieser Belastungszyklus nicht definierbar, so daß kein genaues Maß der tatsächlich vorgenommenen Belastung zur Verfügung stand. Darüber hinaus ist nach der Erfindung kein eingangsseitiges Testmuster erforderlich, wobei dennoch sichergestellt ist, daß alle Gates geprüft werden. Das hier vorgeschlagene Testverfahren kann unabhängig von der Anzahl der Schaltkreise innerhalb einer Gesamtschaltung durchgeführt werden, wobei die Belastungsverhältnisse unabhängig davon, ob die Logik eine kombinatorische oder sequentielle ist. genau festgelegt und wiederholbar sind.

Obwohl die Erfindung am Beispiel einer Vier-Phasenlogik beschrieben wurde, läßt sie sich in gleicher Weise und mit gleichen Vorteilen auch auf andere Verknüpfungssysteme anwenden, z. B. auf drei- oder sechsphasige Systeme usw., wie sie in den F i g. 5 und 6 anhand des zugrinde liegenden Verbindungsmusters nach Art der Darstellung in Fig.3 dargestellt sind. Die in Fig.5 dargestellten Regeln beziehen sich dabei auf ein drei-

phasiges System und entsprechend F ig. 6 auf ein-„-chsphasiges System.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Testverfahren für mit Feldeffekttransistoren aufgebaute dynamische Logik-Schaltkreise, bei denen im Normalbetrieb durch eine festgelegte zeitliche Aufeinanderfolge von Taktimpuisen die Datensignale stufenweise verknüpft werden, dadurch gekennzeichnet, daß an die Eingänge der jeweils ersten Logik-Schaltkreise eines Verknüpfungszweiges die für den Belastungstest gewählte Spannung angelegt und sodann die gegenüber dem Normalbetrieb umgekehrte zeitliche Taktimpuls-Aufeinanderfolge durchgeführt wird.

2. Testverfahren nach Anspruch 1, dadurch gekennzeichnet, daß an die jeweils den ersten Logik-Schaltkreisen eines Verknüpfungszweiges nachgeordneten Logik-Schaltkreise die Betriebsspannung als Belastungsspannung während der einzelnen Taktzeiten angelegt wird.

3.Testverfain?n nach Anspruch 1 oder2,dadurr gekennzeichnet, daß nacheinander jeder der mehrt ren in einem komplexen Verknüpfungsnetzwerk vorgesehenen Logik-Schaltkreise unter der Steuerung von nichtüberlappenden Taktsignalen bezüglich seines Ausgangsknotenpunktes zwangsweise auf- bzw. entladen wird und nach 7wangsweiser Entladung eines Schaltungsknotens durch gegenüber dem Normalbetrieb umgekehrte Taktaufeinanderfolge an den Gate-Elektroden des bezüglich seines Ausgangsknc ^%ens entladenen Logik-Schaltkreises als Belastungsspannung jeweils die Spannung des zu dieser Taktzeit zwangsweise aufgeladenen Ausgangsknotens des vorhergehenden Logik-Schaltkreises angelegt wird.

4. Testverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die jeweilige Belastungsspannung als Spannung zwischen Gate und Source bzw. Substrat bei abgeschalteter Drain-Betriebsspannung der Feldeffekttransistoren eines Logik-Schaltkreises angelegt wird, wobei die Verbindung Source-Betriebsspannung bzw. die Trennung Drain-Betriebsspannung über je einen zu dieser Taktzeit ein- bzw. ausgeschalteten Feldeffekttransistor durchgeführt Äird und die Belastungsspannung von dem zu dieser Taktzeit bezüglich seines Ausgangsknotens aufgeladenen vorher angeordneten Logik-Schaltkreis zugeführt wird.