DE2134806A1 - Schieberegister - Google Patents

Description

DIPU-PHYS-FRITZKNDLICIi - Q'XJ-fd

PATEiMTANWALT

8034 UNTERPFAFFENHOFEM

BLUMENSTHASSE j

Anmelder: General Instrument Corporation, 65 Gouverneur Street, Newark , New Jersey, USA

"Schieberegister"

Die Erfindung betrifft das Gebiet der Datenverarbeitung und insbes. ein Schieberegister, das mit erhöhter Datengeschwindigkeit arbeitet.

Schieberegister werden gewöhnlich in solchen Teilen von Rechenanlagen zur Anwendung gebracht, wie Speiehereinheiten, Zählern und Eingangssignal-Verzögerungsanordnungen. Register dieser Art enthalten üblicherweise mehrere, im wesentlichen gleichartige, in Reihe geschaltete Stufen.

In einem dynamischen Schieberegister empfängt jede Stufe Taktimpulse, die bei jedem Taktimpuls-Zyklus wirksam werden und Daten von einer Stufe auf eine folgende verschieben oder übertragen. Die Periode eines jeden Taktimpuls-Zyklus wird für gewöhnlich als ein "Bit" der Datenübertragung bezeichnet, so daß jede Verschiebeoperation während eines Bit durchgeführt wird. Diejenige Einheit eines Schieberegisters, welche eine Zeitverzögerung von einem "Bit" in ein Signal einzubringen vermag, wird auch als ein "Bit" eines Registers bezeichnet,

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Bei einem Schieberegister, welches zehn Bit hat, erscheint ein Datensignal somit zehn Bit später an der Ausgangsstufe des Registers, als es an seiner Eingangsstufe angelegt wurde; ein solches Register wird als 10-Bit-Register bezeichnet.

Die maximale Taktfrequenz ist durch die Gegebenheiten der praktischen Ausgestaltung begrenzt. In den bisher bekannten Schieberegistern sind die maximalen Datengeschwindigkeiten auf die maximal verfügbare Taktgeschwindigkeit begrenzt, welche zumeist in der Größenordnung von 5 MHz. liegt. Die Ausgestaltung eines Schieberegisters ist allgemein auch auf einen minimalen Energiebedarf bei gegebener Taktgeschwindigkeit gerichtet, insbesondere wenn eine große Anzahl derartiger Register in einem " Rechnersystem zur Anwendung gelangt, wie es typisch ist. Allgemein gesagt steigt der Energiebedarf mit steigender Taktgeschwindigkeit .

Einer der bedeutendsten Fortschritte auf dem Gebiet der logischen Schaltungen war in den vergangenen Jahren die Entwicklung von Schaltungen mit Feldeffekt-Transistoren (FETs), von welchen sich zur Bildung eines oder mehrerer vorbestimmter, integrierter Kreise ohne Schwierigkeiten eine größere Anzahl auf ein einziges Halbleiterplättchen bringen läßt und die wünschenswerterweise mit hoher Geschwindigkeit und geringem Energiebedarf arbeiten. Ein weiterer bedeutender Fortschritt ist die Anwendung der 4-Phasen-Taktlogik, bei welcher während eines jeden Taktimpuls-Zyklus vier ausgeprägte Taktphasen vorliegen, deren jede in Relation zu den übrigen eine bestimmte Zeitrelation hat. Dieser Typ von Logik ist insbes. zur Verwendung in logischen Kreisen geeignet, welche FETs benutzen und bietet den Vorteil, die Logik-Flexibilität der logischen Kreise zu steigern und den Energiebedarf dieser Kreise bedeutend zur reduzieren.

Zur Steigerung der Geschwindigkeit, mit welcher die Daten

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in einem Schieberegistersystem verschoben werden können und zur Verringerung des Energiebedarfs dieses Systems wurde ein dynamisches Schieberegistersystem vorgeschlagen, in welchem zwei Register parallel betrieben werden. Die Taktperiode ist in zwei eindeutige, taktabgeleitete Signale aufgeteilt, die den beiden Schieberegistern in versetzter Folge zugeleitet werden. Das erste Register tastet das Dateneingangssignal während des ersten Taktsignales ab und das zweite Register tastet das Signal während des zweiten Taktsignales ab. So wird das Datensignal während Jeder Taktperiode zweimal abgetastet und das System kann mit der doppelten Frequenz des Systemtaktes arbeiten, d. h. die Daten können während jeder Taktperiode zweimal wechseln. Da jedes der Register während versetzter Taktsignale verschoben wird, werden die Daten in jedem Register entlang der verschiedenen Registerstufen zur Ausgangsstufe des betreffenden Registers verschoben; das Datensignal an den beiden Registerausgangsstufen entspricht den beiden Teilen des Datensignales, die an den entsprechenden Eingangsstufen eines jeden Registers abgetastet werden. Durch alternatives Abtasten derselben während der gleichen Taktsignale, die ihre zugeordneten Register zur Abtastung bringen, werden die Registerausgänge dann kombiniert, wodurch am Systemausgang eine Wiederherstellung des Signales erreicht ist. Die Ausgangsdaten haben die gleiche Geschwindigkeit wie die Eingangsdaten, nämlich im Beispiel die zweifache Geschwindigkeit des Systemtaktes. Ein "Bit" an Zeitverzögerung zwischen den Eingangs- und Ausgangs-Datensignalen ist die Hälfte derjenigen eines Register-"Bit", so daß das Ausgangssignal vom Eingangssignal um einen Betrag verzögert ist, welcher dem Zweifachen der Bit-Anzahl in jedem Register entspricht. In Schieberegistern mit einer 4-Phasen-Taktlogik wird das Eingangssignal von allen aufeinanderfolgenden Registerstufen während einer der einzelnen Taktphasen verschoben und invertiert. Als Ergebnis liefert jede Stufe eine 1/2-Bitverzögerung für jede Taktphase und ein Paar derartiger Stufen, die alle während einer verschiedenen Taktphase verschieben, erzeugt eine 1-Bit-

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Verzögerung, weswegen ein solches Paar auch als ein Register-Bit bezeichnet wird. Im Folgenden wird von dieser Terminologie ausgegangen.

Dieser Typ eines Registersystems, welcher als Multiplex-Schieberegister bezeichnet sein mag, bewirkt somit eine Datenübertragung mit der doppelten Geschwindigkeit des Systemtaktes und eine Datenverzögerung, die dem Doppelten der Bit-Zahl in jedem der Schieberegister entspricht, die das System bilden. Weil der Energiebedarf der Taktfrequenz proportional ist, ermöglicht dieses System bei gegebener Übertragungsgeschwindigkeit auch einen verminderten Energiebedarf, weil die wirksame Taktfrequenz im wesentlichen die Hälfte derjenigen der Datenüber- | tragungsgeschwindigkeit ist.

In der Vergangenheit rekombinierte solch ein dynamisches Multiplex-Schieberegister die Registerausgänge durch Anwendung von Gleichspannungs-Pufferverstärkern und Ausgangsstufen, welche für eine geeignete Amplitude zum Treiben der nachfolgenden Logikstufen des Systems und für die sichere Isolation zwischen den Schieberegistern und solchen Ausgangsstufen notwendig sind. Trotz der Steuerung durch die Taktsignale erfordert die Arbeitsweise dieser Pufferstufen im stationären Zustand Gleichspannungsenergie und belastet die Energiequelle des Systems merklich, wodurch einer der Hauptvorteile der Multiplex-Technik negiert wird.

™ Das vorgeschlagene System benutzt ferner einen 2-Phasen-Takt, dessen Phasen zur Lieferung entsprechend breiter Taktsignale im Interesse eiier sicheren Verschiebung der Daten in den Registerstuf en während des größeren Teiles der Taktperiode, beispielsweise 75 % derselben, aktiv sind* Weil dieses System die Geschwindigkeit der DatenverSchiebung durch ein Schieberegister theoretisch um den Faktor 2 steigerte, ist im Ergebnis der Energiebedarf des Gesamtsystems einschließlich der Ausgangsstufe nichsdestoweniger beachtlich. Die Anwendung der 2-Phasen-Taktsignale ergibt eine andere Begrenzung der theoretischen Vorteile des Multiplex-Systems.

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Wegen der Anwendung höherer Taktgeschwindigkeiten neigen die beiden Phasen zum Überlappen, was Jedoch in der MuItiplexTechnik nicht zulässig ist, weil die Einzigartigkeit dieser beiden Phasen die ausschließlich alternative Datenabtastung und die Ausgangskombination der beiden Register entscheidet.

So besteht eine Hauptaufgabe der Erfindung in einem dynamischen Schieberegister, welches die effektive Verschiebegeschwindigkeit der Daten durch das Registersystem zu steigern vermag, während zugleich der Energiebedarf des Systems merklich absinkt.

Weiterhin soll das erfindungsgemäße dynamische Schieberegister von der 4-Phasen-Taktlogik Gebrauch machen und hierdurch mit der zweifachen Maximalfrequenz der Taktgeschwindigkeit arbeiten.

Das erfindungsgemäße Registersystem, welches mit der doppelten Maximalfrequenz des Systemtaktes arbeitet soll weiterhin zwischen den Ausgangs- und Eingangssignalen eine wirksame Verzögerung hervorrufen, welche dem Doppelten der Bit-Zahl eines einzelnen Registers in diesem System entspricht.

Eine weitere Aufgabe des erfindungsgemäßen Registersystems liegt darin, daß keine Stufe des Systems im stationären Zustand Gleichspannungsenergie benötigt und daß die Ausgangsstufe so ausgestaltet ist, daß alle Logik- und Schaltstufen zur Erzielung dfeses Ergebnisses komplementäre Eingangssignale empfangen.

So hat das erfindungsgemäße dynamische Registersystem zwei Schieberegister, deren jedes einen Eingang hat, der mit einem Anschlußpunkt verbunden ist, der das Eingangs-Datonsignal empfängt. Mit diesen Registern sind erste und zweite, zeitlich versetzte Signale verbunden und zwar vorzugsweise in versetzter Zuordnung, so daß die Daten in dem ersten Register während des

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ersten dieser Zeitsignale und in dem zweiten Register während des zweiten dieser Zeitsignale abgetastet werden, wodurch in dem ersten bzw. in dem zweiten Register erste und zweite datenabgeleitete Eingangssignale erzeugt werden. Der Ausgang der Schieberegister ist mit einer Ausgangsstufe verbunden, welche die Absolut- und Komplementwerte der Ausgangssignale beider Schieberegister erzeugt, welche den datenabgeleiteten Eingangssignalen dieser Register entsprechen, die mittels der Zeitsignale entlang der Register verschoben wurden. Diese Absolut- und Komplementwerte werden zur Erzeugung eines System-Ausgangssignales benutzt, welches dem Eingangssignal entspricht, diesem, gegenüber jedoch um eine bestimmte Zeit- ^ verzögerung versetzt ist, welche dem Doppelten der Bit-Zahl eines jeden der Schieberegister entspricht. Die Geschwindigkeit der Datensignale, sowohl des Einganges als auch des Ausganges, entspricht dem Doppelten der Taktgeschwindigkeit der Zeitsignale, welche die Schieberegister betätigen.

Die Ausgangsstufe des erfindungsgemäßen Schieberegisters umfaßt eine erste, zweite, dritte und vierte Logikstufe, welche in ihrem Eingang die Absolut- und Komplementwerte der Ausgänge beider Register in versetzter Zuordnung empfangen und ein Zwischensignal sowie seine Umkehrung erzeugen. Die beiden letztgenannten Signale gelangen dann an einen ersten und einen zweiten Schalter, \?elche die End-Ausgangsstufe umfassen, die an ψ einem System-Ausgangsanschluß das gewünschte Ausgangs-Datensignal erzeugt. Die Anwendung komplementärer Eingangssignale zum Treiben einer jeden dieser Ausgangs-Logikstufen einschließlich der Endausgangs-Schalterstufen verhindert das Fließen von Gleichstrom im stationären Zustand. Somit verringert die Datensignal-Ausgangsstufe, die das gewünschte Datenausgangssignal erzeugt, den erfor-

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derlichen Energiebedarf im Vergleich zu früheren System/ dieses Typs.

Zur Vervollständigung des oben und des im folgenden Gesagten möge auf die beigefügten Ansprüche und die Zeichnung hingewiesen sein:

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Fig. 1 ist ein vereinfachtes Blockdiagramm des erfindungsgemäßen Schieberegistersystems;

Fig. 2 ist ein ausführlicheres Blockdiagramm und zeigt Einzelheiten des Diagramm der Fig. 1;

Fig. 3 ist ein schematischer Stromlaufplan des Schieberegisters der Figuren 1 und 2 und

Fig. 4 zeigt die Kurvenform der Taktsignale und der Datensignale des Schieberegisters.

Wie die meisten Schieberegister empfängt auch das erfindungsgemäße Schieberegister mit einer bestimmten Geschwindigkeit Daten, verschiebt diese Daten um eine bestimmte Anzahl von Bits und stellt sie an einem Ausgang in einer Form wieder her, welche den Eingangsdaten entspricht, jedoch bezüglich des Einganges um eine bestimmte Zeit verzögert. Entsprechend einem bedeutenden Merkmal dieser Erfindung ist die Geschwindigkeit, mit welcher die einzelnen Schieberegisterstufen verschoben werden, d. h., die Taktgeschwindigkeit mit welcher das System arbeitet, die Hälfte der Geschwindigkeit der Datenverschiebung. Dies wird ermöglicht durch die Anwendung von zwei Schieberegistern und durch das Abtasten der Eingangsdaten und Verschieben dieser abgetasteten Daten in jedem Register bei unterschiedlichen Abschnitten einer Taktperiode. Am Ausgang werden die Daten durch Anwendung der gleichen Taktsignale in einer Art wiederhergestellt, bei welcher aus der Energieversorgung des Systems nur ein Minimum an Gleichspannungs-Energie entnommen wird. Die Verringerung des Energiebedarfs infolge der tatsächlichen Halbierung der zur Verschiebung der Daten mit einer bestimmten Geschwindigkeit erforderlichen Systemtaktgeschwindigkeit reduziert zusammen mit der Verringerung des Energiebedarfs im Ausgangskreis der vorliegenden Erfindung den gesamten Energieverbrauch des Systems merklich. Dies führt zu einer verbesserten Wirkungsweise des Schieberegisters, was insbes. bei größeren Logik- oder Datenverarbeitungssystemen von Bedeutung ist, weil gewöhnlich mehrere derartiger Schieberegister zur Anwendung gelangen.

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Wi©"ia Figo 1 geneigt, umfaßt das sffSi registersysterü ©is erstes Schieberegister 10 und eis zweites Schieberegister 12_s welch© parallelgeschaltet sind. Die Eingangs straf© ©ia©s J@d©is Registers ist mit einem Daten-Anschlußptm&t 2»-;

tieM öas Eingangs-Datensignal liegt. Di® Δι*@~ gister 10 und 12 sind mit einer Ausgangsschein tung t/es^basüdosa 5 di© insgesamt mit 16 bezeichnet ist und in welcher äas Datensignal wieder aufgebaut und an den Ausgangs-Assefel'äßpiiakt IS angepaßt ?/ird.

Bas iss Figo I g®g©igt@ Sefaiefeei^egisstersystem arbeitet der St©M©ri3E5g v©a έϊ@τ TaktsigEsl@a, di^-e in den Zeilen a - ei d©r Figo 4 geneigt siae!, im welches J©ö© Periode des Systemtslst in dl© Taktpfeas@a fll, 02„ 03 w&a 04 eingeteilt ist, Di© Taktplaassa 01 mia 03 wirk.®®. Ca©g@,tiy) an eismaligen oder ir©2»setst3E? Ä*ö©eligaitt©ra ©isa©? Talstp®2?i©ö©5 die Taktpliase 02 tifcs-ylappt di© Tslstpfess© 01 njüaö feia®2.^ot h'lm siasa Einsetzen der Taktphase 0S sle2| die Taktplias© 04 begisaat aiit ö©® Einsetzen der Taktphas© 03 vmd hält föis sMa liaset^esi d©r aäelisten Talstphase 01 an. In dieser Bssefes-eibiaag sei derjenige Afescfenitt der Periode, in welche» ©in® άθ'£ Tg,lstplaas©sa negativ ist_s als die "Zeit" dieser Taistp&as© b©g©iefea©to S© fe©^©ietoe beispielsweise "01 Zeit" den Äfoselisi'St dos⁵ Tal-§tp©ffi©d©f in welchem die Taktphase 01 Megatii? ist ο

ψ Di© Tafetphasen, insbes» die Taktphasen 01 und 03 g©ia&ig©Eä

in «ssagekeh^tes¹ Folg© aa die Stufen der Schieberegister 10 isad t λ© clsß di© S&ten innerhalb der Bits des Registers 10 zus.' 01 imö .13 Zeit j irassrlaalis der Bits des Registers 12 zur 03 und §i Sfeit abgetastet iaad verschoben -werden« Die Talstphasen SfI m&ü 03 g®= langen iß feesoaclerer Weise araefe iniisrSialö der Aysgasgs-cSsbalfcui& 16 am³ Aiaw©aörasig iaasd Ib@wi3?fe©ii die Rekomfeination der Ausgänge a® Tsffsefeiebeyegist©? 10 land 12 zur Formösag des System=Ausgaags= ::ⁿ-3,t©iasignals ©m Ausgangs-Anschlußpunkt 18, der die gewünschte -\:'3ig-±l&±mtoTm&t±on und Zeitver-schiebung bezüglich des Eissga^gg» iiatesasignals aufweist _o Hierzu werden zunächst die Absolut- u&ü ■^r"oaplementwerte der von den Register-Ausgangsdaten abgeleiteten

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Signale gebildet, welche anschließend in einer Reihe von Ausgangs-Logikstufen in besonderer Weise unter der Steuerung der Taktphasen 01 und 03 kombiniert werden. Die Arbeitsweise der Ausgangs-Schaltung 16 benötigt keine stationäre Gleichspannungsenergie.

Das zur Erläuterung der Erfindung ausgewählte spezielle Verschieberegistersystem umfaßt zwei derartige Register 10 und 12, welche 63 Bits enthalten; somit erzeugt jedes Register eine Verzögerung von 63 Bits zwischen seiner Eingangs- und seiner Ausgangsstufe. Die Gesamtverzögerung des Systems entspricht dem Doppelten eines einzelnen Registers zuzüglich der additiven 2-Bit-Verzögerung in der Ausgangs-Schaltung 16 zur Erzielung einer 128-Bit-Gesamtverzögerung zwischen dem Ausgangs- und dem Eingangs-Datensignal· Wie in Fig. 2 zu sehen, umfaßt jedes Bit der Verschieberegister 10 und 12 ein Paar Umkehr-Schieberegisterstufen, wobei der Ausgang der ersten Stufe derart mit der zweiten Stufe verbunden ist, daß der Ausgang der zweiten Stufe eine Wiedergabe des um ein Bit verschobenen Eingangs an der ersten Stufe darstellt. Entsprechend der Fig. 3 enthält jede Umkehrstufe drei Feldeffekt-Transistoren (FETs), deren Ausgangspfade in Reihe geschaltet sind, wobei die oberen und die unteren FETs beide die Taktphasen 01 oder

03 an ihrem Ausgangspfad empfangen und der mittlere FET an seinem Tor- oder Steueranschluß entweder die Taktphase 02 oder

04 empfängt. In den Zeichnungen sind diejenigen Umkehrstufen, welche während der 01 Zeit arbeiten, also diejenigen welche die 01 Taktphase empfangen, durch die Ziffer "1" gekennzeichnet, während diejenigen Stufen, die während der 03 Zeit arbeiten durch die Ziffer "3" gekennzeichnet sind. So enthält jedes Bit der Verschieberegister 10 und 12 eine "1" Stufe, die mit einer "3" Stufe verbunden ist oder umgekehrt. Zu Fig, 2 sei bemerkt, daß dort das Schieberegister 10 eine "1" Stufe, die mit einer "3" Stufe verbunden ist, usw, enthält, während das Schieberegister 12 eine "3" Stufe, die mit einer ¹¹I" Stufe verbunden ist, usw., enthält. Diese Stufen sind in der ihnen

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zugeordneten wechselnden Folge wiederholt, bis das entsprechende Schieberegister die gewünschte Anzahl von Bits erreicht hat. Die Eingangsstufe des Schieberegisters 10 tastet während der 01 Zeit das Eingangs-Datensignal des Daten-Anschlußpunktes 14 ab, erzeugt ein erstes datenabgeleitetes Signal am Ausgang ihrer ersten "1" Stufe mit einer 1/2 Bit Verzögerung hinter der Abtastung, erzeugt ein zweites datenabgeleitetes Signal am Ausgang ihrer ersten "3" Stufe, 1/2 Bit später, und verschiebt dieses Buchstaben-Signal während der nächsten 01 Zeit an die "1" Stufe des nächsten Bits. Das Schieberegister 12 arbeitet ähnlich, aber mit vertauschten "1" und "3" Stufen und mit einer Abtastung und Bit zu Bit Verschiebung während der 03 Zeit, So wird das Datensignal während jeder Taktperiode zweimal abgetastet; einmal W während der 01 Zeit im Register 10 und dann während der 0 3 Zeit im Register 12.

Die abgeleiteten Signale X und Y in Fig. 1 erscheinen an der Ausgangsstufe der Register 10 und 12 und sind auf den Eingang der Ausgangs-Schaltung 16 geschaltet. In der Ausgangs-Schaltung 16 werden diese Signale dann invertiert zur Bildung der zusätzlichen Signale X und Y, welche die Komplemente der Signale X und Y darstellen. Die Absolut-und Komplement-Ausgangssignale des Registers werden zur Bildung des System-Ausgangssignales am Anschlußpunkt 18 in der Ausgangs-Schaltung 16 kombiniert.

Wie in Fig. 2 gezeigt, umfaßt die Ausgangsschaltung 16 vier logische Stufen in Form der ODER-Gatter 20, 22, 24 und 26; die Logikstufen 20 und 26 empfangen die Signale X und X in umgekehrter Zuordnung, während die Stufen 22 und 24 die Signale Y und Y im umgekehrter Zuordnung empfangen. Der kombinierte Ausgang der Logikstufen 20 und 22 ist als Zwischensignal Z bezeichnet, welches das gleiche logische Schema hat, wie das Eingangssignal, jedoch reicht seine Amplitude nicht zum Treiben der äußeren Logikkreise (nicht gezeigt) aus. Zur Erzeugung eines geeigneten

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ireibsignales am Ausgang wird an den kombinierten Ausgängen der Logikstufen 24 und 26 ein zuästzliehes Zwischensignal Z^-erzeugt, welches dem Komplement des Signales Z entspricht.

Die Zwischensignale Z und Z sind auf die Eingänge einer jeden Takt-Ausgangsstufe 27 geschaltet, welche die FETs Ql und Q2 enthält und das Daten-Ausgangssignal am Punkt 18 in einer Weise erzeugt, welche noch eingehender geschildert wird. Als ein Ergebnis der Formung der Absolut- und Komplementwerte aller bedeutenden Datenausgangssignale, wie beispielsweise der von den Ausgangsdaten des Schieberegisters abgeleiteten Signale X und Y und des Zwischensignales Z₁ empfängt jede Stufe der Ausgangs-Schaltung 16, wie beispielsweise die logischen Stufen 20 bis 26 und die Gegentakt-Ausgangsstufe 27 ergänzte Eingangssignale. Weil an jeder Stufe ein Eingangssignal positiv ist, wenn das andere Eingangssignal an dieser Stufe negativ ist, ist der Pfad zwischen der Quelle negativer Spannung V_DD und Erde in allen diesen Stufen zu keiner Zeit leitend. Somit wird keine stationäre Gleichspannungsenergie verbraucht.

Die Schieberegister 10 und 12 sind beide aus sich wiederholenden Schieberegister-Bits geformt, deren jedes zwei Umkehrstufen umfaßt. Weil die Schaltkreise aller Bits in beiden Registern im wesentlichen gleichartig ausgebildet sind bis auf den Unterschied, daß sie die Taktphasen 01 und 03 in umgekehrter Zuordnung empfangen, wird nur das erste Bit der Register 10 und 12 beschrieben; die Teile des Registers 12 sind gegenüber den entsprechenden Teilen des Registers 10 durch den Buchstaben "a" differenziert. Unter Bezugnahme auf Fig. 3 enthält die erste Umkehrstufe des Registers 10 die FETs Q3, Q4 und Q5, deren Ausgangspfade (das sind die Strecken zwischen ihren Quellen- und ihren Senkenanschlüssen) in Reihe geschaltet sind. Das Tor des FET Q3 ist mit seinem Quellenanschluß verbunden und di^ Taktphase 01 ist an beide dieser Anschlüsse angeschlossen . Ba$ Tor von FET Q4 empfängt die Taktphase 02. Das Tor von FET Q5 ist über eine Leitung 30 mit dem Dateneingangspunkt 14 verbun-

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den„ so daß die Eingangssignale (ein typisches Datensignal ist in Zeile e von Fig. 4 wiedergegeben) an dieses Tor gelangen. Die Senke von FET Q5 empfängt die Taktphase 01. Über eine Leitung 30a gelangt das Datensignal auch an das Tor des unteren FET Q5a der ersten Stufe des Schieberegisters 12. Ein Punkt 32,' der zwischen den Ausgangspfaden der FETs Q3 und Q4 liegt, ist mit dem Tor vom FET Q7 verbunden, demunteren FET in der zweiten Stuf® des ersten Bits von Register 10; diese zweite Stufe umfaßt weiterhin die FETs QS und Q9, deren Ausgangspfade untereinander und mit dem des FET Q7 in Reihe liegen. Der Quellen- und der Toranschluß von FET Q0 sind untereinander verbunden und empfangen die Taktphase 03» Die Taktphase 03 liegt auch am Senkenansehluß von FET QT; die Taktphase 04 ist an das Tor von FET Q8 gelegt. Es sei festgehalten, daß die beiden Schaltkreise, welche das erste Bit von Register 10 bilden, im wesentlichen untereinander gleichartig sind mit der Ausnahme, daß sie von unterschiedlichen Taktphasen gesteuert werden, d. h. die Taktphase 01 steuert die erste Stufe (eine "1" Stufe) und die Taktphase 3 steuert die zweite Stufe (eine "3" Stufe).

Im Betrieb wird der Punkt 32 durch den Ausgangspfad von FET Q3, welcher während der 01 Zeit leitend ist, vorgeladen. Während der 02 Zeit wird der Ausgangspfad von FET Q4 leitend und verbindet den Ausgangspfad von FET Q5 mit Punkt 32. Ist das Datensignal am Tor von FET Q5 zu diesem Zeitpunkt positiv, so verbleibt der Ausgangspfad von FET Q5 nichtleitend und der Punkt 32 bleibt auf seinem, vorgeladenen Pegel. Ist das Datensignal andernfalls zu diesem Zeitpunkt negativ, so wird der Ausgangspfad von FET Q5 leitend «ad die Taktphase 01 (dann positiv) wird während der letzten Hälfte der 02 Zeit, d„ h„ nach Ablauf der 01 Zeit an den Pusikt 32 übertragen und baut dort einen positiven Pegel auf. Der Funkt 32 verbleibt auf seinem positiven Pegel bis zur nachfolgenden 01 Zeit, zu welcher er wieder negativ geladen wird. So ist der abgetastete Signalpegel an Punkt 32 während der letzten Hälfte der 02 Zeit'eine Umkehrung des Pegels des Eingangs-Datensignals. Für das typische Datensignal in Zeile e von Fig. 4 ist .das Signal am Punkt 32 das X.5 Signal„ das in Zeile f der Fig. 4

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gezeigt ist und die Datenabtastung und Umkehr sowie die 1/2 Bit Verzögerung an der ersten Stufe von Register 10 darstellt.

Ein Punkt 34, der zwischen den Ausgangspfaden von FET Q8 und FET Q9 liegt, wird während der 03 Zeit über den Ausgangspfad von FET Q9, welcher durch die an seinem Tor liegende 03 Taktphase leitend wird, negativ vorgeladen. Das Signal am Punkt 32 ist mit dem Tor von FET Q7 verbunden; ist es negativ, so leitet der eingeschaltete Transistor die 03 Taktphase über die Ausgangsphase von FET Q7 und FET Q8, welch letzterer während der 04 Zeit eingeschaltet ist, an den Punkt 34. Sobald die 03 Taktphase während der letzten Hälfte der 04 Zeit positiv ist, wird der Punkt 34 auf einen positiven Pegel gebracht, welcher bis zur folgenden 03 Zeit verbleibt, bei welcher der Punkt 34 wieder negativ geladen wird. Wenn das Signal am Punkt 32 positiv ist, bleibt der Ausgangspfad von FET Q7 offen und das Signal am Punkt 34 verbleibt auf seinem negativen, vorgeladenen Pegel bis zu einer folgenden Zeit, bei welcher FET Q7 während der letzten Hälfte der 04 Zeit durch ein negatives Signal vom Punkt 32 eingeschaltet wird. Das datenabgeleitete Signal X der Zeile h in Fig. 4 ist das am Punkt 34 erzeugte Signal welches invertiert und um ein zusätzliches halbes Bit verzögert wird von dem X.5 Signal, welches im Punkt 32 erzeugt wird.

Da die erste Stufe des Schieberegisters 10 von der 01 Phase gesteuert wird, ist sichtbar, daß das am Tor von FET Q5 anliegende Datensignal tatsächlich nur während der letzten Hälfte der 02 Zeit an den Punkt 32 übertragen wird. In der zweiten Stufe des ersten Bits von Register 10 wird das Signal am Punkt 32 während der letzten Hälfte der 04 Zeit abgetastet und auf den Punkt 34 übertragen. Dieses datenabgeleitete Signal χ repräsentiert das während der 01 Zeit abgetastete Eingangsdatensignal und hat eine Verzögerung von einem Bit; es bildet das Eingangssignal für das folgende Bit des Schieberregisters 10, welches wiederum eine ¹¹I" Stufe enthält, die an eine folgende "3" Stufe angeschlossen ist. Dieser Prozess wiederholt sich ent-

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sprechend der für die Systemwirkungsweise gewünschten Anzahl von Bits bis ein entsprechendes Ausgangs-Datensignal (X 63 in Fig. 3) an der End-Ausgangsstufe des Schieberegisters 10 erscheint. Dieses Signal ist um die gleiche Anzahl von Bits verzögert, wie dieses Register Bits hat.

Das Schieberegister 12 arbeitet im wesentlichen in der gleichen Weise, ausgenommen, daß seine Stufen bezüglich der Taktphasen 01 und 03 in umgekehrter Zuordnung betrieben werden. Seine erste Stufe enthält die FETs Q3a, Q4a und Q5a, empfängt den Dateneingang am Tor von FET Q5a, tastet dieses Datensignal während der 03 Zeit ab und verschiebt es auf die zweite Stufe des ersten Bits dieses Registers, welchesdaraufhin während der letzten Hälfte der 04 Zeit am Punkt 32a ein abgeleitetes, invertiertes Datensignal Y.5 erzeugt (Zeile g von Fig. 4). Während der nächsten 01 Zeit wird das Signal am Punkt 32a mittels eines zusätzlichen halben Verzögerungs-Bits auf die zweite Stufe verschoben, welche die FETs Q7a, QSa und Q9a umfaßt, und das Yl Signal am Punkt 34a erzeugt, welches dem während der 03 Zeit abgetasteten, um die Periode von einem Bit verzögerten Eingangs-Datensignal entspricht.

Die an den Ausgängen der ersten Bits der Register 10 und 12 erzeugten Signale Xl und Yl werden somit während der 01 Zeit bzw. während der 03 Zeit vom Eingangs-Datensignal abgetastet. Solche Signale erscheinen im wesentlichen in der gleichen Form " an den Ausgängen der ihnen zugeordneten Verschieberegister und sind von dem Eingangssignal um einen bestimmten Betrag verzögert. Da die Register 10 und 12 in dem beschriebenen System jeweils 63 Bits enthalten, sind die abgeleiteten Ausgangsdaten beider Register um einen Wert von 63 Bits verzögert und deswegen in den Figuren 2 und 3 als X63 und Y63 bezeichnet.

Das X63 Signal liegt an den Eingangstoren von zwei "1" I.nverter-"Stufen 36 und 37; die Stufe 36 umfaßt die FETs QlO, QIl und Q12, während die Stufe 37 die FETs Q13, Q14 und Q15

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umfaßt. Jede dieser Stufen invertiert und erzeugt eine 1/2 Bit Verzögerung gegenüber dem Signal X63. Der Ausgang der Stufe 36 liegt am Eingang einer "3" Inverterstufe 38, welche die FETs Q16, Q17 und Q18 enthält, sowie an einer gleichartigen Inverstufe 39, welche die FETs Q19, Q20 und Q21 umfaßt. Die Stufen 38 und 39 invertieren ferner das Eingangssignal und erzeugen das X64JSignal (Zeile h von Fig. 4) an den Punkten 40 und 41; dieses Signal ist das Ausgangssignal X63 des Schieberegisters 10, jedoch um ein zusätzliches Bit verzögert. Das Ausgangssignal der Inverterstufe 37 liegt am Eingang einer "2" Inverterstufe 42, welche.die FETs Q22, Q23 und Q24 umfaßt, deren Ausgangspfade in Reihe liegen und welche eine Umkehrung des Signals bewirkt. Das Ausgangssignal der Stufe 42 liegt am Eingang einer "3" Inverterstufe 44 mit den FETs Q25, Q26 und Q27, welche eine dritte Umkehrung bewirkt und zusammen mit der "2" Stufe 42 eine weitere 1/2 Bit Verzögerung zur Erzeugung des X64 SignalssCZeile i von Fig. 4)am Punkt 43. Bei Betrachtung der Zeilen a, b, h und i von Fig. 4 erkennt man, daß das X64 Signal und das X64 Signal während jeder 01 und 02 Zeit zueinander komplementär sind.

In ähnlicher Weise liegt das vom Y63 Ausgang abgeleitete Datensignal des Schieberegisters 12 an zwei "3" Inverterstufen 36a und 37a, welche die FETs QlOa, QlIa und Q12a bzw. die FETs Q13a, Q14a und Ql5a enthalten. Der Ausgang der Stufe 36a ist mit den Eingängen von zwei "1" Inverterstufen 38a und 39a verbunden, welche die FETs Q16a, Q17a und Q18a bzw. die FETs Q19a, Q20a und Q21a enthalten. Das Ausgangssignal der Stufen 38a und 39a, welches an den Schaltpunkten 40a bzw. 41a erzeugt wird, ist das Y64 Signal (Zeile j von Fig. 4) mit einer Versetzung um 1 Bit bezüglich des Y63 Signales aber ansonsten mit diesem gleichartig. Das Ausgangssignal der Stufe 37a liegt am Eingang einer "4" Inverterstufe 42, mit den FETs Q 22a, Q23a und Q24a, welche die Eingangsgröße invertiert; der Ausgang der Stufe 42a ist mit dem Eingang einer "1" Inverterstufe 44a mit den FETs Q25a, Q26a und Q27a verbunden, welche an dem Schaltpunkt 55 das in Zeile k von Fig. 4 gezeigte Y64 Signal erzeugt. Dieses Signal ist bezüglich des Y63 Signaleinganges an der Stufe 37a um ein

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Bit verzögert und ist, wie bei Betrachtung der Zeilen e, d, j und k von Fig. 4 zu sehen, das Komplement des Y64 Signales während der 03 und 04 Zeiten.

Die Logikstufe 20, welche das absolute X64 Signal und sein Komplement, das X64 Signal empfängt, enthält die FETs Q40 bis Q43. Das X64 Signal liegt am Tor von FET Q43, und über eine Kapazität Cl liegt auch ein Teil dieses Signales am Tor von FET Q42, welches auch die 01 Taktphase empfängt. Die 02 Taktphase liegt am Tor von FET Q41. Während der 01 Zeit, während welcher der Ausgangspfad von FET Q 42 leitet, wenn das X64 Signal negativ ist, ist der Ausgangspfad von FET Q43 leitend und die negative V_DD Spannung gelangt über die Ausgangspfade der FETs Q43 und Q42 an den Punkt 50. Ist dagegen während der 01 Zeit das Signal X 64 positiv, so bleibt der Ausgangspfad von FET Q43 nichtleitend und die negative Spannung V^₀ gelangt nicht an den Punkt Wenn aber X64 positiv ist, ist X64 notwendigerweise zu dieser Zeit negativ, so daß der Ausgangspfad von FET Q 40 leitet und den Punkt 50 über die Ausgangspfade der FETs Q40uund Q41, welch letzterer während der 02 Zeit leitet, mit Erde verbindet. Als Ergebnis erscheint zu dieser Zeit Erapotential am Punkt 50. Während der 01 oder 02 Zeit muß jederzeit entweder FET Q40 oder FET Q43 nichtleitend sein, weil einer dieser Transistoren zu diesen Zeiten an seinem Tor ein positives Signal empfängt. Eine Verbindung zwischen der Vjj- Versorgung und Erde ist somit in jedem Zeitpunkt vermieden. (Im Zeitraum außerhalb der 01 und 02 Zeiten sind die FETs Q41 und Q42 nichtleitend.)

Die logische Stufe 22 enthält die FETs Q44, Q45, Q46 und Q47, deren Ausgangspfade in Reihe liegen. Das Tor von FET Q44 empfängt das Y64 Signal, ein Teil dessen über einen Kondensator C2 an das Tor von FET Q 45 gelangt, welches auch die 03 Taktphase empfängt. Das Tor yon FET Q47 empfängt das Y64 Signal und das Tor von FET Q46 empfängt die 04 Taktphase. Der Quellenanschluß von FET Q44 ist mit der V_DD Versorgung verbunden und der Quellenanschluß von FET Q47 liegt an Erde. Zwischen den Ausgangspfaden der FETs Q45 und Q46 liegt ein Anschlußpunkt 52. Wenn wäh-

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rend der 03 Zeit das Y64 Signal negativ ist, gelangt die V Spannung über die Ausgangspfade der FETs Q44 und Q45 an den Punkt 52, der dadurch negativ geladen wird; ist dagegen Y64 p/ositiv, was anzeigt, daß das Y64 Signal negativ ist, so ist FET Q47 leitend und verbindet den Punkt 52 über die Ausgangspfade der FETTs Q46 und Q47 mit Erde, wodurch der Punkt 52 auf Erdpotential gebracht wird. Die Punkte 50 und 52 der logischen Stufen 20 und 22 sind mit einem Punkt 56 verbunden, an welchem wie in Zeile 1 von Fig. 4 dargestellt, ein Zwischensignal Z erzeugt wird; dieses Signal ist negativ wenn einer der Punkte 50 oder 52 negativ ist und liegt auf Erdpotential, wenn sowohl der Punkt 50, als auch der Punkt 52 auf Erdpotential liegt. So wird der Pegel des Signales Z während der 01 und 02 Zeiten durch das X Signal von Register 10 bestimmt, während er während der 03 und 04 Zeiten durch das Y Signal von Register 12 bestimmt wird. Somit ist das Zwischensignal Z eine neu aufgebaute Version des in der Ausgangs-Schaltung lö erzeugten Eingangssignales, welches unter der zeitlichen Steuerung der gleichen Taktsignale, beispielsweise 01 und 03 entsteht, welches zur anfänglichen Ableitung der Signale X und If in den Heg is tern 10 bzw. 12 das Eingangsdatensignal abtasten.

Das Zwischensigna1 Z go Langt an das Tor eines Gegentakt-Ausgangs-FET Ql, dessen Quellenanschluß mit der V_DI) Versorgung verbunden ist und dessen Senkenanschluß am /Jystera-Ausgaiigsanschluß 18 liegt. Um sicher suytihen, daß die üögentakt-Ausgangsstufe 27 keino Gleichstronenergie «sieht, wird durch die Logikstufen 24 und 2ü, weiche die FETa Q18 - Q51 bzw. die FETs Q52 - Qöü enthalten, ein Zv/iseh«iu>Lgnal Z ör^eugt. Die Stufen 24 und 20 sind in Aufbau und Arbeitsweise den Logikstufen 20 und 22 glüich, ausgenommen jedoch, wie um büüfctm in Fig, 2 zu sehen, daß die Eingänge der 8tu Eon 24 und 20 bezüglich dar Eingänge der Logikiätufen 22 und 20 vorsetzt sind* Ist das XG4 Signal während der 01 und 02 Zaiten negativ, ao iat Uur Ausgangsanschluß oii der Stufe 20 übar die Ausgangspfade der FETs Q52 und Q53 mit Erde verbunden; ist es positiv, im Falle wenn das X64 Signal negativ ist, so wird der Punkt 58 während der

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02 Zeit über die leitenden Ausgangspfade der FETs Q54 und Q55 auf die negative Spannung V_D£) der Versorgung geladen. Ähnlich ist der Ausgangspunkt 60 der Logikstufe 24 auf Erde, wenn das Y64 Signal während der 04 Zeit negativ ist und wird während dieser Zeit negativ geladen, wenn das Signal positiv ist (also das Y64 Signal negativ). Die Punkte 58 und 60 sind mit einem Punkt 62 verbunden, an welchem das komplementäre Zwischensignal Z (Zeile m von Fig. 4) erzeugt wird. Dieses Signal ist mit dem Tor von FET Q2 verbunden, dessen Quellenanschluß an Erde liegt. Ist nun das Zwischensignal 2 negativ, so wird der Ausgangspfad von FFr Ql leitend und der Ausgangspunkt 18 wird auf den negativen Pegel der V_DD Versorgung aufgeladen. Ist das Zwischensignal Z negativ (wenn das Signal Z positiv ist) so ist der Ausgangspfad vonFETQ2 leitend und verbindet den Punkt 18 mit Erde, wodurch sich an diesem Erdpotential einstellt. Das Ausgangssignai ü am Ausgangsanschluß 18 entsprichfc somit in seiner Form dem Zwischensignal Z, welches wiederum dem Eingangssignal am Eingangsanschluß 14 entspricht. Jedoch ist das System-Ausgangssignal O bezüglich dieses Eingangssignales verzögert und zwar um eine Bitverzögerung entsprechend dem Doppelten der Bit-Zahl in jedem der Schieberegister 10 «ad 12 plus den zusätzlichen Veraögerungs-Bits, welche in der Ausgangsschaltung 16 entstehen.

Das Signal O am Ausgangspunkt 18, welches in Zeile η von Fig» 4 gezeigt ist, ist ein Wiederaufbau des Dateneingangssignaies der Zeile e von Fig. 4, jedoch mit einer Verzögerung von 128 Bits bezüglich des Eingangssignales. Die Frequenz des Datenausgangssignalas, welche der Frequenz dos Dateneingangssignales entspricht, beträgt das Zweifache derjenigen des Systemtaktes, weil jedeii Register die Eingangsdaten während eines Teilabschnitten einer Taktperiode abtastet; das Datensignal wird in der Ausgangsschaltung 16 zweimal in jeder Taktperiode wiederhergestellt. Somit hat das Ausgangsdatensignal O die gewünschte I.ogikinformafcion und die gewünschte Verzögerung in Bezug auf das Eingangssignal; es wird durch ein Schieberegistersystem erzeugt, welches mit einer Taktgeschwindigkeit arbeitet, die der Hälfte der Geschwindigkeit des Datensignales entspricht. Dies bewirkt ein Ansteigen

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der Frequenzkapazität des Schieberegistersystems, weil bei einer maximalen Taktgeschwindigkeit ein Datensignal durch das System geschoben werden kann, das die zweifache Geschwindigkeit hat. Andererseits bewirkt die effektive Halbierung der Taktgeschwindigkeit im Vergleich zur Datengeschwindigkeit auch eine Reduktion des Energiebedarfs. Die Reduktion des Energiebedarfs wird durch die Wirkungsweise der Umkehrlogik und der Ausgangsstufen in der Ausgangsschaltung 16 verstärkt, in welcher jede Stufe komplementäre Eingangssignale empfängt, so daß kein stationärer Bedarf an Gleichspannungsenergie entsteht. Das hier beschriebene Schieberegistersystem ist somit in der Lage, mit solchen Geschwindigkeiten zu arbeiten und Daten zu übertragen, wie sie bisher bei reduziertem Gleichspannungs-Energiebedarf nicht erreichbar waren.

Obwohl hier nur eine einzelne Ausgestaltung der Erfindung speziell beschrieben wurde, mag deutlich sein, daß verschiedene Variationen vorgenommen werden können, ohne von dem eigentlichen Erfiηdungsgedanken abzuweichen.

- Patentansprüche -

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Claims (4)

1. - Patentansprüche -

   IV Dynamisches Registersystem mit einem Eingangsanschluß für Eingangs-Datensignale, dadurch gekennzeichnet ,

   daß ein erstes (10) und ein zweites (12) Schieberegister mit Je einem Eingang (30, 30a), der mit dem Eingangsanschluß (14) verbunden ist und je einem Ausgang (X, Y) vorgesehen ist,

   daß eine Quelle zur Lieferung erster (01) und zweiter (03), zeitlich versetzter Signale vorgesehen ist, die mit dem ersten (10) und dem zweiten (12) Register verbunden ist,

   daß das erste (10) Register Mittel (Q3, Q4, Q5) zur Abtastung der genannten Datensignale während der ersten Zeitsignale (01) zur Erzeugung eines ersten, abgeleiteten Datensignales (X) hat,
   * daß das zweite (12) Register Mittel (Q3a, Q4a, Q5a) zur Abtastung der genannten Datensignale während der zweiten Zeitsignale (02) zur Erzeugung eines zweiten, abgeleiteten Datensignales (Y% welches bezüglich des ersten, abgeleiteten Datensignales (X) zeitlich versetzt ist, hat und

   daß eine Ausgangsschaltung (16) vorgesehen ist, die mit den Registerausgängen (X, Y) verbunden ist und Mittel (36 - 44, 36a - 44a) enthält zur Erzeugung der Absolut- und Komplementwerte der ersten (X) bzw. zweiten (Y) datenabgeleiteten Signale, wenn diese als erstes bzw. zweites Ausgangssignal an den Registerausgängen erscheinen und zur Erzeugung eines System-Datenausgangssignales aus den Absolut- und Komplementwerten am Systemfc Ausgangsanschluß (18), welches zeitlich versetzt dem Datensignal am Eingangsanschluß (14) entspricht.
2. 2. Registersystem nach Anspruch 1, dadurch gekennzeich-. n e t , daß die Ausgangsschaltung (16) eine erste Logikanordnung (20) mit einem Eingang und einem Ausgang, welche die Absolut-(X64) und die Komplementwerte (X64) der ersten datenabgeleiteten Signale (X) empfängt und eine zweite Logikanordnung (22), welche die Absolut- (Y64) und Komplesentwerte (Y64) der zweiten datenabgeleiteten Signale (Y) empfängt, sowie eine Anordnung (52) aufweist, welche die Ausgänge der ersten (20) und der zweiten (22) Logikanordnung zur Ableitung eines Zwischensignales (Z) verbindet. -21-

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3. 3. Registersystem nach Anspruch 2, dadurch gekennzeich net, daß zusätzlich eine dritte (24) und eine vierte (26) Logikanordnung mit einem Eingang und einem Ausgang vorgesehen sind, deren Eingänge die Absolut- (X64, Y64) und Komplementwerte (X64, Y64) der ersten (X) bzw. zweiten (Y) datenabgeleiteten Eingangssignale empfangen sowie eine Anordnung (62), welche die Ausgänge der dritten (24) und vierten (26) Logikanordnung zur Ableitung eines invertierten Zwischensignales (Z) verbindet.
4. 4. Registersystem nach Anspruch 3, dadurch gekennzeich net, daß ein System-Ausgangsanschluß (18) und ein erster (Ql) und ein zweiter (Q2) Schalter vorgesehen sind, die mit dem Ausgangsanschluß (18) und den Quellen der ersten (^V _DD) bzw. der zweiten (Erde) Signale verbunden sind und zur selektiven Betätigung durch das Zwischensignal (Z) oder das invertierte Zwischensignal (Z) das Zwischensignal (Z) oder das invertierte Zwischensignal (Z) empfangen und solcherart betätigt zur Bildung des System-Ausgangssignales das erste (V_DD) oder das zweite (Erde) Signal selektiv mit dem Ausgangsanschluß (18) verbinden.

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