DE69125648T2 - Filterschaltung für Spitzen in logischen Signalen - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims description 20
- 230000007704 transition Effects 0.000 claims description 16
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000001914 filtration Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 2
- 230000008054 signal transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 206010048669 Terminal state Diseases 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Description
- Die vorliegende Erfindung bezieht sich auf eine Filterschaltung für ein logisches Signal, das durch Spitzen beeinträchtigt ist, die infolge des Umschaltens des Signals von einem Logikpegel auf einen weiteren erzeugt werden.
- Bei integrierten Schaltungen, die logische Schaltungsabschnitte enthalten, oder bei Schaltungen, die in einem Schaltmodus (Ein/Aus) operieren, ist es notwendig, das System gegen Spitzen und/oder Nebenwellenschwingungen unempfindlich zu machen, um falsche Schaltvorgänge oder eine Systemsperre zu verhindern, deren Auswirkungen katastrophal sein könnten. Andererseits werden insbesondere in Leistungsschaltungen, die logische Schaltungsabschnitte enthalten, die Schaltvorgänge häufig von schnellen Lade- und Entladevorgängen von Reaktanzen und somit von der Erzeugung von Spitzen begleitet.
- Um die unerwünschten Auswirkungen dieser Spitzen zu vermeiden, sind verschiedene Lösungsansätze bekannt, die grundsätzlich auf der Erzeugung einer "Maskierungszeit" für die Spitzen beruhen, d. h. auf eine im voraus bestimmte Zeitperiode, die jedem Schaltvorgang folgt, während der das System gegen das Eingangssignal (das Spitzen enthält) vorübergehend unempfindlich gemacht wird.
- Das frühere Dokument US-A-4,138,613 offenbart eine Umschalteschaltung gemäß diesem Lösungsansatz zum Erzeugen eines logischen Ausgangssignals, das prellfrei ist (frei von Schaltgeräuschen).
- Diese bekannten "Filter"-Schaltungen verwenden im allgemeinen Flipflops des SETZ-RÜCKSETZ-Typs oder ähnliche Vorrichtungen, in denen ein bestimmter Eingangsanschluß nur für eine von zwei möglichen Schaltflanken empfindlich ist (d. h. vom Niedrigpegel zum Hochpegel oder umgekehrt), so daß dann, wenn ein Übergang aufgetreten ist, der Ausgangsanschlußzustand nur durch eine Freigabeaktion an einem anderen Eingangsanschluß verändert werden kann, in den ein geeignetes Taktsignal eingegeben werden kann. Um das Problem zu lösen, ist es IM allgemeinen notwendig, mehrere Flipflops und Verzögerungsblöcke zu verwenden, wobei eine erhebliche Schaltungskomplexität und Synchronisation sehr kritisch sind, da eine fehlerhafte Implementierung nicht nur zu einem Verlust des erwarteten Ergebnisses, sondern auch zu einer unlösbaren Sperrbedingung des Systems führen kann.
- Bekannte Spitzenfilterschaltungen sind sehr komplex und deren Abstimmung ist kritisch.
- Das vorübergehende Speichern eines Logikwertes ist eine Funktion, die in Logikschaltungen häufig unter Verwendung von sogenannten Zwischenspeichern implementiert wird. CMOS-Logikschaltungen bieten von sich aus niedrige Leistungsverbrauchseigenschaften, da nur bei Schaltvorgängen aus den Versorgungsleitungen Strom gezogen wird. Um den Stromverbrauch weiter zu reduzieren, ist es wichtig, die Leckströme bei Schaltvorgängen zu reduzieren. Das Dokument EP-A-0206462 offenbart ein Verfahren und eine zugehörige Schaltung zum Vorladen der Knoten einer dynamischen CMOS-Logikschaltung, die einen sogenannten Kaskodenspannungsschalter (CVS) implementiert, der im Vergleich zu Rückkopplungsanordnungen des Standes der Technik, die in diesen Kaskodenspannungsschalter-Schaltungen implementiert sind, die Suszeptibilität für interne Geräuschen verringert. Das Verfahren umfaßt das Isolieren des Ausgangs von der Vorladespannung mittels eines Durchgangstransistors, der zwischen dem Logikgatter und dem Ausgangsinvertierer angeschlossen ist.
- Es wurde festgestellt, daß das Filtern von Spitzen, die in einem Logiksignal infolge der Übergänge des Signals von einem Pegel zu einem weiteren Pegel vorhanden sein können, mittels einer Filterschaltung wirksam durchgeführt werden kann, die sehr viel einfacher ist als die bekannten Schaltungen und eine beschränkte Anzahl von Komponenten verwendet, während sie praktisch frei von unlösbaren Sperrerscheinungen ist. Die verbesserte Filterschaltung ist inhärent schnell, da sie eine begrenzte Anzahl von Logikgattern verwendet, wobei ihr Angleich im Vergleich zu den bekannten Schaltungen keine wesentlichen kritischen Aspekte aufweist.
- Die Filterschaltung der Erfindung enthält eine Signalübertragungsschaltung, die einen Ausgangsanschluß mit dem Eingangsanschluß der Filterschaltung verbindet. Ein Übergangsdetektor erfaßt, wenn der Logikpegel des Ausgangssignals der Filterschaltung den Zustand ändert. Der Übergangsdetektor öffnet anschließend die Übertragungsschaltung für eine vorgegebene Zeitspanne, so daß Spitzen auf dem Eingangssignal nicht den Ausgangsanschluß der Filterschaltung erreichen können. Gleichzeitig hält der Übergangsdetektor den Ausgangsanschluß für die vorgegebene Zeitspanne auf dem Logikpegel, auf dem er sich nach dem Erfassen des Übergangs befand. Die vorgegebene Zeitspanne besitzt eine Länge, die ausreicht, um ein Abklingen der nach dem erfaßten Übergang auftretenden Spitzen zu ermöglichen. Nach Verstreichen der vorgegebenen Zeitspanne verbindet die Übergangsschaltung den Ausgangsanschluß wieder mit dem Eingangsanschluß. In einer Ausführungsform der Erfindung wird die Übergangsschaltung von einem ersten Übertragungsgatter gebildet, das von einem ersten Steuersignal und einem invertierten Replikasignal desselben angesteuert wird und zwischen einem Eingangsanschluß der Filterschaltung und dem Eingangsknoten eines ersten von zwei in Reihe geschalteten Invertierern angeschlossen ist. Der Ausgang des zweiten Invertierers ist mit einem Ausgangsanschluß der Filterschaltung verbunden. Ein zweites Übertragungsgatter, das mittels desselben Steuersignalpaares gegenphasig zum ersten Übertragungsgatter angesteuert wird, ist zwischen dem Ausgangsanschluß der Schaltung und dem Eingangsknoten des ersten von zwei in Reihe geschalteten Invertierern angeschlossen.
- Die zwei Steuersignale für die zwei Übertragungsgatter werden von einer Steuerschaltung erzeugt, die in einer Rückkopplungsbetriebsart arbeitet und günstigerweise durch ein Freigabesignal initialisiert werden kann, um die zwei Steuersignale zu erzeugen.
- Diese Steuersignale sind dadurch gekennzeichnet, daß sie eine erste Flanke, die mit dem ersten Umschalten des zu filternden Logiksignals von einem Pegel zu einem weiteren Pegel übereinstimmt, sowie eine zweite Flanke in entgegengesetzter Richtung zur ersten Flanke aufweist, die nach einer im voraus eingestellten Verzögerung nach der ersten Flanke auftritt. Die Verzögerung ist ausreichend lang, um sicherzustellen, daß die Schaltspitzen auf dem Logiksignal abgeklungen sind. Das Steuersignal und das entsprechende invertierte Replikasignal desselben geben das erste Übertragungsgatter frei, bis am Ausgangsanschluß der Schaltung ein Übergang aufgetreten ist. Dieses letztere Ereignis sperrt das erste Übertragungsgatter und gibt das zweite Übertragungsgatter frei, um am Ausgangsanschluß für eine solche im voraus eingestellte Verzögerungszeit den Pegel zu halten, der nach dem vorangegangenen Umschalten erreicht worden ist. Am Ende der im voraus eingestellten Verzögerungszeit geben die zwei Steuersignale das erste Übertragungsgatter erneut frei und sperren das zweite Übertragungsgatter, bis ein weiterer Schaltvorgang des Logiksignals auftritt.
- Die unterschiedlichen Aspekte und Vorteile der Schaltung der Erfindung werden deutlicher durch die folgende Beschreibung einer bevorzugten Ausführungsform mit Bezug auf die beigefügten Zeichnungen, in welchen:
- Fig. 1 ein Logikschaltbild einer Ausführungsform der Filterschaltung der Erfindung ist;
- Fig. 2 ein Schaltbild eines Verzögerungsnetzwerks ist, das in der Schaltung der Fig. 1 verwendet wird;
- Fig. 3 ein Schaltbild einer alternativen Form des in der Schaltung der Fig. 1 verwendeten Verzögerungsnetzwerks ist; und
- Fig. 4 Zeitablaufdiagramme sind, die die verschiedenen Signale der Schaltung der Fig. 1 zeigen.
- Wie in der in Fig. 1 dargestellten Schaltung gezeigt, wird das zu filternde Logiksignal in den Eingangsanschluß (EINGANG) der Filterschaltung eingegeben, während über den Ausgangsanschluß (AUSGANG) der Schaltung ein Replikasignal ausgegeben wird, das frei von Spitzen ist, die infolge eines Übergangs (Umschalten) des Logiksignals von einem Pegel auf einen weiteren Pegel erzeugt worden sein können. Der Übertragungsweg des Logiksignals ist in der Figur unter Verwendung einer dicken Linie für die Verbindungen verdeutlicht. Der Übertragungsweg des Logiksignals durch die Filterschaltung enthält ein erstes Übertragungsgatter TG&sub1;, das zwischen dem Eingangsanschluß und einem Zwischeneingangsknoten des ersten von zwei Invertierern INV1 und INV2 angeschlossen ist, die zwischen dem Zwischenknoten und dem Ausgangsanschluß der Schaltung in Serie geschaltet sind, sowie ein zweites Übertragungsgatter TG&sub2;, das zwischen dem Ausgangsanschluß der Schaltung und demselben Zwischenknoten angeschlossen ist.
- Die Übertragungsgatter sind für einen Fachmann vertraute Bausteine, die im allgemeinen von einem Komplementär- Transistorpaar gebildet werden, typischerweise einem p- Kanal- und einem n-Kanal-Transistor, die zwischen einem gemeinsamen Eingangsknoten und einem gemeinsamen Ausgangsknoten parallel geschaltet sind. Die zwei Transistoren werden über ihre jeweiligen Steueranschlüsse mittels zweier Steuersignale angesteuert, von welchen das eine die invertierte Replika des anderen darstellt. Für einen bestimmten Logikzustand der zwei Steuersignale stellt das Übertragungsgatter einen geschlossenen Schalter dar, während durch Invertieren des Zustands der zwei Steuersignale sich das Übertragungsgatter wie ein offener Schalter verhält.
- Die Steuerschaltung zum Erzeugen der zwei Steuersignale umfaßt im wesentlichen ein Verzögerungsnetzwerk d und ein EXKLUSIV-ODER-Gatter XOR und vorzugsweise ferner ein NAND-Gatter sowie einen Invertierer INV3, wie in Fig. 1 gezeigt ist.
- Das Verzögerungsnetzwerk d kann mit irgendeiner geeigneten Schaltvorrichtung verwirklicht werden. In Fig. 2 ist eine Ausführungsform gezeigt, die ein herkömmliches RC- Netzwerk verwendet, während in Fig. 3 eine alternative Form des Verzögerungsnetzwerks gezeigt ist, bei dem eine Kette von in Serie geschalteten Invertierern verwendet wird, um nach Bedarf eine Gesamtverzögerung der Ausbreitung festzulegen.
- Das XOR-Gatter liefert an einen Ausgangsknoten 2 ein logisches Niedrigpegelsignal (0), wenn die an die entsprechenden Eingangsknoten des XOR-Gatters angelegten Signale denselben Pegel aufweisen, oder ein logisches Hochpegelsignal (1), wenn die an die Eingangsknoten angelegten Signale nicht denselben Logikpegel aufweisen.
- Grundsätzlich stellt das vom XOR-Gatter am Ausgangsknoten erzeugte Signal eines der zwei Steuersignale dar, wobei die invertierte Replika desselben einfach durch Verwendung einer geeigneten Invertiererstufe aus diesem abgeleitet werden kann. Jedoch werden die zwei Steuersignale vorzugsweise aus dem vom XOR-Gatter erzeugten Signal abgeleitet, indem ferner ein NAND-Gatter zwischen dem XOR-Gatter und dem Invertierer INV3 verwendet wird. Auf diese Weise wird es möglich, die Filterschaltung mittels eines Freigabesignals (START) zu initialisieren, das an einen zweiten Eingang des NAND-Gatters angelegt wird.
- Die Schaltung funktioniert wie folgt.
- Das Logiksignal, das in den Eingangsanschluß EINGANG der Schaltung eingegeben wird, sei durch Spitzen beeinträchtigt, wie im ersten Schaubild der Fig. 4 gezeigt ist. Das Freigabesignal START dient zum Initialisieren der Filterschaltung durch Beaufschlagen mit einem Steuersignal = 0 (Niedrigpegel) und selbstverständlich mit einem invertierten Steuersignal CK = 1 (Hochpegel) . Somit ist das erste Übertragungsgatter TG&sub1; freigegeben und läßt das Signal durch, während das zweite Übertragungsgatter TG&sub2;, das gegenphasig zum ersten Übertragungsgatter TG&sub1; angesteuert wird, gesperrt ist. Daher wird das Eingangssignal, nachdem es zwei Invertierungen durchlaufen hat, die es unverändert lassen, zum Ausgangsanschluß AUSANG weitergeleitet.
- Ein erstes Umschalten (vom Hochpegel zum Niedrigpegel) des Eingangssignals und das Übertragen des Signals zum Ausgangsanschluß haben somit eine Wirkung auf die Steuerschaltung, da der Verzögerungsblock d das Umschalten vom Hochpegel zum Niedrigpegel des Signals auf der Leitung 1 verzögert, das an einen der zwei Eingangsknoten des XOR- Gatters anliegt, wie im dritten Schaubild der Fig. 4 gezeigt ist, wobei dies die Ausgabe eines logischen Hochpegelsignals am Ausgang des XOR-Gatters auf der Leitung 2 verursacht, wie im vierten Schaubild der Fig. 4 gezeigt ist. Das Signal auf der Leitung 2 der Steuerschaltung stellt einen erstes Steuersignal ( ) dar, das von der Steuerschaltung erzeugt wird.
- Daher werden die zwei aus dem ersten Steuersignal abgeleiteten Steuersignale nach dem anfänglichen Übergang des Ausgangs für eine Verzögerungszeit (d), die durch das Verzögerungsnetzwerk d bestimmt wird, gleich: CK = 0 und = 1. Somit wird das Übertragungsgatter TG&sub1; zu einem offenen Schalter, während das Übertragungsgatter TG&sub2;, das gegenphasig zum ersten Übertragungsgatter angesteuert wird, zu einem geschlossenen Schalter wird. Dies stellt gemeinsam mit dem Vorhandensein der zwei Invertierer INV1 und INV2 sicher, daß der Ausgangsanschluß (AUSGANG) der Schaltung auf dem Logikpegel gehalten wird, der nach dem ersten Übergang erreicht worden ist, wie mit dem Bezugsschaubild des Ausgangssignals in Fig. 4 gezeigt ist.
- Es ist klar, daß Spitzen, die der ersten Schaltflanke innerhalb des Intervalls der Zeitspanne (d) folgen, nicht bis zum Ausgangsanschluß der Filterschaltung vordringen können.
- Am Ende des Zeitintervalls (d), das durch das Verzögerungsnetzwerk d der Schaltung der Fig. 1 gegeben ist, wird die Anfangsbedingung wiederhergestellt, wobei das am Eingangsanschluß anliegende Signal erneut direkt zum Ausgangsanschluß übertragen wird, bis ein neues Umschalten auftritt, wenn der Zyklus des erzeugten Paares von Steuersignalen und CK wiederholt wird.
Claims (6)
1. Verfahren zum Filtern von in einem Logiksignal
infolge des Wechsels des Signals von einem Logikpegel auf
einen weiteren enthaltenen Spitzen, das das Eingeben des
Spitzen enthaltenden Signais in einen Eingang einer
Filterschaltung und das Wiedergewinnen eines
spitzenfreien Signals an einem Ausgang der Schaltung umfaßt,
dadurch gekennzeichnet, daß es verwendet:
ein Übertragungsgatter zum Trennen des
Ausgangsanschlusses vom Eingangsanschluß für eine vorgegebene
Zeitperiode, nachdem ein erster Übergang des Signals den
Pegel des Ausgangs auf einen neuen Logikpegel
umgeschaltet hat, und zum Halten des Pegels des Ausgangs auf dem
neuen Logikpegel während der Zeitperiode der Trennung;
wobei
die Zeitperiode der Trennung ausreichend lang
ist, so daß die Spitzen abklingen können.
2. Filterschaltung für ein Logiksignal, mit einem
Eingangsanschluß, in den das zu filternde Signal
eingegeben wird, und einem Ausgangsanschluß, an dem das
spitzenfreie Logiksignal nach einem Umschalten des Logiksignals
von einem Logikpegel auf einen weiteren ausgegeben wird,
wobei die Filterschaltung enthält:
eine Signalübertragungsschaltung, die gebildet
ist aus einem ersten Übertragungsgatter (TG&sub1;), das von
zwei Steuersignalen (CK, CK!) mit zueinander
entgegengesetzter Phase angesteuert wird und zwischen dem
Eingangsanschluß und einem Eingangsknoten eines ersten von zwei
Invertierern (INV1, INV2), die zwischen dem ersten
Übertragungsgatter (TG1) und dem Ausgangsanschluß in Serie
geschaltet sind, angeschlossen ist, sowie einem zweiten
Übertragungsgatter (TG2), das mittels derselben zwei
Steuersignale (CK, CK!) gegenphasig zum ersten
Übertragungsgatter (TG1) angesteuert wird und zwischen dem
Ausgangsanschluß und dem Eingangsknoten des ersten
Invertierers (INV1) angeschlossen ist;
eine Steuerschaltung (d, XOR, NAND, INV3), die
zwei Steuersignale (CK, CK!) erzeugen kann, die jeweils
eine erste Flanke, die mit dem ersten Schalten des
Logiksignals von einem Pegel auf einen weiteren Pegel
übereinstimmt, und eine zweite Rücksetzflanke enthält, die nach
einer im voraus eingestellten Verzögerung (d) nach dem
Auftreten der ersten Flanke auftritt, welche ausreichend
lang ist, so daß die Spitzen abklingen;
zwei Steuersignale (CK, CK!), die das erste
Übertragungsgatter (TG1) freigeben, bis das Signal am
Ausgangsanschluß einen Übergang von einem Pegel auf einen
weiteren ausführt, wobei dieses Ereignis ein Umschalten
der Steuersignale (CK, CK!) verursacht, das das erste
Übertragungsgatter (TG1) sperrt und das zweite
Übertragungsgatter (TG2) freigibt, um am Ausgangsanschluß für
die im voraus eingestellte Verzögerung (d) den Logikpegel
zu halten, der nach dem ersten Übergang erreicht worden
ist, bevor am Ende der Verzögerungszeit (d) erneut das
erste Übertragungsgatter (TG1) freigegeben und das zweite
Übertragungsgatter (TG2) gesperrt werden, bis ein neues
Umschalten des Logiksignals auftritt.
3. Filterschaltung nach Anspruch 2, in der
die Steuerschaltung, die in einer
Rückkopplungsbetriebsart zum Erzeugen der zwei Steuersignale (CK, CK!)
arbeitet, von einem EXKLUSIV-ODER-Gatter gebildet wird,
das zwei Eingänge, die direkt bzw. über ein
Verzögerungsnetzwerk (d) mit dem Ausgangsanschluß verbunden sind,
sowie einen Ausgang besitzt, an dem ein erstes
Steuersignal (2) erzeugt wird;
die zwei Steuersignale (CK, CK!) aus dem ersten
Steuersignal (2) mittels wenigstens einer
Invertiererstufe abgeleitet werden.
4. Filterschaltung nach Anspruch 3, in der
das erste Steuersignal (2) in einen Eingang eines
NAND-Gatters eingegeben wird, das einen zweiten Eingang
besitzt, in den ein Freigabesignal (START) eingegeben
wird, um die Schaltung zu initialisieren;
das an einem Ausgang des NAND-Gatters erzeugte
und in den Eingang eines dritten Invertierers (INV3)
eingegebene Signal (CK) gemeinsam mit dem am Ausgang des
dritten Invertierers (CK!) erzeugten Signal das
Steuersignalpaar bildet.
5. Schaltung nach Anspruch 2, die ein RC-Netzwerk
zum Festlegen der Verzögerung (d) enthält.
6. Schaltung nach Anspruch 2, in der das
Verzögerungsnetzwerk aus einer Kette von in Serie geschalteten
Invertierern gebildet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT08362290A IT1243301B (it) | 1990-05-25 | 1990-05-25 | Circuito di filtraggio di un segnale logico affetto da spikes di commutazione |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69125648D1 DE69125648D1 (de) | 1997-05-22 |
DE69125648T2 true DE69125648T2 (de) | 1997-09-18 |
Family
ID=11323278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69125648T Expired - Fee Related DE69125648T2 (de) | 1990-05-25 | 1991-05-27 | Filterschaltung für Spitzen in logischen Signalen |
Country Status (5)
Country | Link |
---|---|
US (1) | US5168181A (de) |
EP (1) | EP0458766B1 (de) |
JP (1) | JPH04230115A (de) |
DE (1) | DE69125648T2 (de) |
IT (1) | IT1243301B (de) |
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