JPH04230115A - スパイクをフィルタする方法及びフィルタ回路 - Google Patents
スパイクをフィルタする方法及びフィルタ回路Info
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- JPH04230115A JPH04230115A JP3149735A JP14973591A JPH04230115A JP H04230115 A JPH04230115 A JP H04230115A JP 3149735 A JP3149735 A JP 3149735A JP 14973591 A JP14973591 A JP 14973591A JP H04230115 A JPH04230115 A JP H04230115A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Electrophonic Musical Instruments (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Studio Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、１つの論理レベルから
他の論理レベルへのシグナルのスイッチングの結果とし
て発生するスパイクにより影響されやすい論理シグナル
用フィルター回路に関する。
他の論理レベルへのシグナルのスイッチングの結果とし
て発生するスパイクにより影響されやすい論理シグナル
用フィルター回路に関する。
【０００２】
【従来技術】論理回路セクションを有する集積回路中又
はスイッチング（オン／オフ）モードで動作する回路中
では、その影響が破滅的になりやすい不適切なスイッチ
ングやシステムのラッチを防止するために、スパイク及
び／又はスプリアス振動に影響を受けないシステムを形
成することが基本的な要求となっている。他方特に論理
回路セクションを含むパワー回路では、スイッチングは
リアクタンスの迅速な充電及び放電従ってスパイクの発
生をしばしば伴う。これらのスパイクの好ましくない影
響を回避するための幾つかの解決法が知られ、これらは
基本的にスパイクのための「マスキングタイム」を形成
することを基礎とし、つまり各スイッチングの後の予め
設定された時間だけシステムが（スパイクを含む）入力
シグナルに一時的に応答しないようにしている。
はスイッチング（オン／オフ）モードで動作する回路中
では、その影響が破滅的になりやすい不適切なスイッチ
ングやシステムのラッチを防止するために、スパイク及
び／又はスプリアス振動に影響を受けないシステムを形
成することが基本的な要求となっている。他方特に論理
回路セクションを含むパワー回路では、スイッチングは
リアクタンスの迅速な充電及び放電従ってスパイクの発
生をしばしば伴う。これらのスパイクの好ましくない影
響を回避するための幾つかの解決法が知られ、これらは
基本的にスパイクのための「マスキングタイム」を形成
することを基礎とし、つまり各スイッチングの後の予め
設定された時間だけシステムが（スパイクを含む）入力
シグナルに一時的に応答しないようにしている。
【０００３】これらの既知の「フィルター」回路は一般
にＳＥＴ−ＲＥＳＥＴタイプのフリップ−フロップ又は
類似のデバイスを利用し、ここではある入力ターミナル
は２個の可能なスイッチングフロント（つまり低レベル
から高レベルへ、又はその逆）に鋭敏であり、従ってト
ランジションが起こると出力ターミナルの状態は、好適
なクロックシグナルが供給される異なった入力ターミナ
ルを通る使用可能介入を通してのみ変化する。一般に問
題を解決するためには顕著な回路複雑性の場合には複数
のフリップ−フロップと遅れブロックを必要とし、誤っ
たインプリメンテーションは期待した結果が得られない
だけでなくシステムの回復できないラッチング条件を引
き起こすため、同期化は非常に重要である。既知のスパ
イクフィルター回路は複雑でそのトリミングが重要であ
る。
にＳＥＴ−ＲＥＳＥＴタイプのフリップ−フロップ又は
類似のデバイスを利用し、ここではある入力ターミナル
は２個の可能なスイッチングフロント（つまり低レベル
から高レベルへ、又はその逆）に鋭敏であり、従ってト
ランジションが起こると出力ターミナルの状態は、好適
なクロックシグナルが供給される異なった入力ターミナ
ルを通る使用可能介入を通してのみ変化する。一般に問
題を解決するためには顕著な回路複雑性の場合には複数
のフリップ−フロップと遅れブロックを必要とし、誤っ
たインプリメンテーションは期待した結果が得られない
だけでなくシステムの回復できないラッチング条件を引
き起こすため、同期化は非常に重要である。既知のスパ
イクフィルター回路は複雑でそのトリミングが重要であ
る。
【０００４】
【発明の概要】１つのレベルから他のレベルへのシグナ
ルのトランジションの結果として論理シグナル中に存在
することのあるスパイクのフィルタリングを、既知の回
路より遙に簡単にかつ比較的少数の素子を使用して回復
できないラッチング現象に実質的に影響を受けずに効果
的に行うことができることが見出された。改良されたフ
ィルター回路は比較的少数の論理ゲートを使用するため
本来的に迅速で、そのトリミングは既知の回路と比較し
て実質的に重要であるという側面を有しない。
ルのトランジションの結果として論理シグナル中に存在
することのあるスパイクのフィルタリングを、既知の回
路より遙に簡単にかつ比較的少数の素子を使用して回復
できないラッチング現象に実質的に影響を受けずに効果
的に行うことができることが見出された。改良されたフ
ィルター回路は比較的少数の論理ゲートを使用するため
本来的に迅速で、そのトリミングは既知の回路と比較し
て実質的に重要であるという側面を有しない。
【０００５】本発明のフィルター回路は、該フィルター
回路の出力ターミナルを入力ターミナルに接続するシグ
ナルトランスファ回路を含んで成っている。トランジシ
ョン検出器は、フィルター回路への出力シグナルの論理
レベルが状態を変化させるときに作動する。前記トラン
ジション検出器は、次いでトランスファ回路を予め設定
された時間だけ開き、これにより入力シグナルのスパイ
クはフィルター回路の出力ターミナルに到達することが
できなくなる。同時に、予め設定された時間の間の検出
されたトランジションの後に、トランジション検出器は
それがそうであった論理レベルに出力ターミナルを維持
する。予め設定された時間は、検出されたトランジショ
ンの後に生ずるスパイクの減衰を許容するような十分長
い寿命を有するようにする。予め設定した時間が経過し
た後は、トランスファ回路は再度出力ターミナルを入力
ターミナルに接続する。本発明の一態様では、トランス
ファ回路は、フィルター回路の入力とカスケード状に接
続された２個のインバーターの第１のインバーターの入
力ノード間に接続された、第１のコントロールシグナル
及びその反転レプリカシグナルで駆動される第１のトラ
ンスファゲートにより形成される。第２のインバーター
の出力はフィルター回路の出力ターミナルに接続されて
いる。同じコントロールシグナル対により第１のトラン
スファゲートと逆位相で駆動される第２のトランスファ
ゲートは、回路の出力ターミナルとカスケード状に接続
された前記２個のインバーターの第１のインバーターの
入力間に接続されている。
回路の出力ターミナルを入力ターミナルに接続するシグ
ナルトランスファ回路を含んで成っている。トランジシ
ョン検出器は、フィルター回路への出力シグナルの論理
レベルが状態を変化させるときに作動する。前記トラン
ジション検出器は、次いでトランスファ回路を予め設定
された時間だけ開き、これにより入力シグナルのスパイ
クはフィルター回路の出力ターミナルに到達することが
できなくなる。同時に、予め設定された時間の間の検出
されたトランジションの後に、トランジション検出器は
それがそうであった論理レベルに出力ターミナルを維持
する。予め設定された時間は、検出されたトランジショ
ンの後に生ずるスパイクの減衰を許容するような十分長
い寿命を有するようにする。予め設定した時間が経過し
た後は、トランスファ回路は再度出力ターミナルを入力
ターミナルに接続する。本発明の一態様では、トランス
ファ回路は、フィルター回路の入力とカスケード状に接
続された２個のインバーターの第１のインバーターの入
力ノード間に接続された、第１のコントロールシグナル
及びその反転レプリカシグナルで駆動される第１のトラ
ンスファゲートにより形成される。第２のインバーター
の出力はフィルター回路の出力ターミナルに接続されて
いる。同じコントロールシグナル対により第１のトラン
スファゲートと逆位相で駆動される第２のトランスファ
ゲートは、回路の出力ターミナルとカスケード状に接続
された前記２個のインバーターの第１のインバーターの
入力間に接続されている。
【０００６】該２個のトランスファゲート用の前記コン
トロールシグナル対は、該コントロールシグナル対を発
生させる使用可能シグナルにより都合良く始動すること
のできるフィードバックモードで機能するコントロール
回路により発生する。これらのコントロールシグナルは
、フィルターされるべき論理シグナルの１つのレベルか
ら他のレベルへのスイッチング時と一致する第１のフロ
ントと、第１のフロントの後の予め設定された遅れの後
に生ずる前記第１のフロントと逆方向の第２のフロント
を有することを特徴とする。前記遅れは十分に長く、論
理シグナルのスイッチングスパイクが減衰することを保
証する。コントロールシグナル及びその反転レプリカシ
グナルは、トランジションが回路の出力ターミナルで起
こるまで第１のトランスファゲートを使用可能にする。 出力ターミナルにトランジションが起こると第１のトラ
ンスファゲートを使用禁止にしかつ第２のトランスファ
ゲートを使用可能にし、これにより出力ターミナル上に
予め設定されたこのような遅れ時間のための先行するス
イッチングの後に到達するレベルを維持する。予め設定
された遅れ時間の終期には、前記コントロールシグナル
対は論理シグナルの他のスイッチングが起こるまで、ス
イッチし第１のトランスファゲートを再度使用可能にし
かつ第２のトランスファゲートを使用禁止にする。
トロールシグナル対は、該コントロールシグナル対を発
生させる使用可能シグナルにより都合良く始動すること
のできるフィードバックモードで機能するコントロール
回路により発生する。これらのコントロールシグナルは
、フィルターされるべき論理シグナルの１つのレベルか
ら他のレベルへのスイッチング時と一致する第１のフロ
ントと、第１のフロントの後の予め設定された遅れの後
に生ずる前記第１のフロントと逆方向の第２のフロント
を有することを特徴とする。前記遅れは十分に長く、論
理シグナルのスイッチングスパイクが減衰することを保
証する。コントロールシグナル及びその反転レプリカシ
グナルは、トランジションが回路の出力ターミナルで起
こるまで第１のトランスファゲートを使用可能にする。 出力ターミナルにトランジションが起こると第１のトラ
ンスファゲートを使用禁止にしかつ第２のトランスファ
ゲートを使用可能にし、これにより出力ターミナル上に
予め設定されたこのような遅れ時間のための先行するス
イッチングの後に到達するレベルを維持する。予め設定
された遅れ時間の終期には、前記コントロールシグナル
対は論理シグナルの他のスイッチングが起こるまで、ス
イッチし第１のトランスファゲートを再度使用可能にし
かつ第２のトランスファゲートを使用禁止にする。
【０００７】
本発明の回路の異なった特徴及び利点は、引き続く好ま
しい態様の説明及び添付図面の参照により更に明らかに
なるであろう。 図１は、本発明のフィルター回路のダイアグラムである
。 図２は、図１の回路で使用される遅れネットワークのダ
イアグラムである。 図３は、図１の回路で使用される遅れネットワークの異
なった形態のダイアグラムである。図４は、図１の回路
の種々のシグナルの代表的なもののダイアグラムである
。
しい態様の説明及び添付図面の参照により更に明らかに
なるであろう。 図１は、本発明のフィルター回路のダイアグラムである
。 図２は、図１の回路で使用される遅れネットワークのダ
イアグラムである。 図３は、図１の回路で使用される遅れネットワークの異
なった形態のダイアグラムである。図４は、図１の回路
の種々のシグナルの代表的なもののダイアグラムである
。
【０００８】
【好ましい態様の説明】図１に示された回路に関して、
フィルターされるべき論理シグナルがフィルター回路の
入力ターミナル（ＩＮＰＵＴ）に供給され、１つのレベ
ルから他のレベルへの論理シグナルのトランジション（
スイッチング）の結果として発生したスパイクの存在し
ないレプリカシグナルが回路の出力ターミナル（ＯＵＴ
ＰＵＴ）を通して供給される。論理シグナルのトランス
ファ経路は図中に配線用太線を使用することにより明確
にしている。フィルター回路を通る論理シグナルのトラ
ンスファ経路は、入力ターミナルと、回路の中間ノード
と出力ターミナル間にカスケード接続された２個のイン
バーターＩＮＶ１及びＩＮＶ２の第１のインバーターの
前記中間入力ノード間に機能的に接続された第１のトラ
ンスファゲートＴＧ１ と、回路の出力ターミナルと同
じ中間入力ノード間に接続された第２のトランスファゲ
ートＴＧ２ とを含んでいる。
フィルターされるべき論理シグナルがフィルター回路の
入力ターミナル（ＩＮＰＵＴ）に供給され、１つのレベ
ルから他のレベルへの論理シグナルのトランジション（
スイッチング）の結果として発生したスパイクの存在し
ないレプリカシグナルが回路の出力ターミナル（ＯＵＴ
ＰＵＴ）を通して供給される。論理シグナルのトランス
ファ経路は図中に配線用太線を使用することにより明確
にしている。フィルター回路を通る論理シグナルのトラ
ンスファ経路は、入力ターミナルと、回路の中間ノード
と出力ターミナル間にカスケード接続された２個のイン
バーターＩＮＶ１及びＩＮＶ２の第１のインバーターの
前記中間入力ノード間に機能的に接続された第１のトラ
ンスファゲートＴＧ１ と、回路の出力ターミナルと同
じ中間入力ノード間に接続された第２のトランスファゲ
ートＴＧ２ とを含んでいる。
【０００９】トランスファゲートは当業者には良く知ら
れたデバイスであり、共通入力ノードと共通出力ノード
間に機能的に並列接続された典型的にはｐ−チャンネル
及びｎ−チャンネルトランジスタである１対の相補トラ
ンジスタにより一般に形成されている。該２個のトラン
ジスタは一方が他方の反転レプリカである１対のコント
ロールシグナルによりそれぞれのコントロールターミナ
ルを通して駆動される。１対のコントロールシグナルの
ある種の論理状態では、トランスファゲートは閉じたス
イッチとしての挙動を示し、他方１対のコントロールシ
グナルの状態を反転させることによりトランスファゲー
トは開いたスイッチとしての挙動を示す。該１対のコン
トロールシグナルを発生させるためのコントロール回路
は、本質的に遅れネットワークｄと排他的ＯＲゲートＸ
ＯＲを含んで成り、最も好ましくは図１に示した通りＮ
ＡＮＤゲート及びインバータＩＮＶ３も含んで成ってい
る。
れたデバイスであり、共通入力ノードと共通出力ノード
間に機能的に並列接続された典型的にはｐ−チャンネル
及びｎ−チャンネルトランジスタである１対の相補トラ
ンジスタにより一般に形成されている。該２個のトラン
ジスタは一方が他方の反転レプリカである１対のコント
ロールシグナルによりそれぞれのコントロールターミナ
ルを通して駆動される。１対のコントロールシグナルの
ある種の論理状態では、トランスファゲートは閉じたス
イッチとしての挙動を示し、他方１対のコントロールシ
グナルの状態を反転させることによりトランスファゲー
トは開いたスイッチとしての挙動を示す。該１対のコン
トロールシグナルを発生させるためのコントロール回路
は、本質的に遅れネットワークｄと排他的ＯＲゲートＸ
ＯＲを含んで成り、最も好ましくは図１に示した通りＮ
ＡＮＤゲート及びインバータＩＮＶ３も含んで成ってい
る。
【００１０】遅れネットワークｄは任意の好適な回路手
段で形成することができる。図２には一般的なＲＣネッ
トワークを利用する態様が示され、又図３には遅れネッ
トワークの代替例が示され、ここではカスケード接続さ
れた一連のインバータが必要とされる伝搬の全遅れを決
定するために使用される。ＸＯＲゲートのそれぞれの入
力ノードに加えられるシグナルが同じレベルの場合に、
ＸＯＲゲートは出力ノード２に低論理シグナル（０）を
、そして入力ノードに加えられるシグナルが同じ論理レ
ベルでない場合は高論理シグナル（１）を伝達する。 その出力ノードでＸＯＲゲートにより生成されるシグナ
ルは基本的には２個のコントロールシグナルの一方であ
り、その反転レプリカは好適な反転段を使用することに
よりそれから容易に誘導することができる。しかし最も
好ましいのは、前記１対のコントロールシグナルを、Ｘ
ＯＲゲートとインバーターＩＮＶ３の間のＮＡＮＤゲー
トを更に使用することによりＸＯＲゲートにより生成さ
れるシグナルから誘導することである。この手法による
と、ＮＡＮＤゲートの第２の入力に加えられる使用可能
シグナル（ＳＴＡＲＴ）によりフィルター回路の駆動を
開始することが可能になる。
段で形成することができる。図２には一般的なＲＣネッ
トワークを利用する態様が示され、又図３には遅れネッ
トワークの代替例が示され、ここではカスケード接続さ
れた一連のインバータが必要とされる伝搬の全遅れを決
定するために使用される。ＸＯＲゲートのそれぞれの入
力ノードに加えられるシグナルが同じレベルの場合に、
ＸＯＲゲートは出力ノード２に低論理シグナル（０）を
、そして入力ノードに加えられるシグナルが同じ論理レ
ベルでない場合は高論理シグナル（１）を伝達する。 その出力ノードでＸＯＲゲートにより生成されるシグナ
ルは基本的には２個のコントロールシグナルの一方であ
り、その反転レプリカは好適な反転段を使用することに
よりそれから容易に誘導することができる。しかし最も
好ましいのは、前記１対のコントロールシグナルを、Ｘ
ＯＲゲートとインバーターＩＮＶ３の間のＮＡＮＤゲー
トを更に使用することによりＸＯＲゲートにより生成さ
れるシグナルから誘導することである。この手法による
と、ＮＡＮＤゲートの第２の入力に加えられる使用可能
シグナル（ＳＴＡＲＴ）によりフィルター回路の駆動を
開始することが可能になる。
【００１１】この回路は次のように動作する。回路の入
力ターミナルＩＮＰＵＴに供給される論理シグナルは、
図４の第１のダイアグラムに示されているように、スパ
イクにより影響されるものと仮定する。使用可能シグナ
ルＳＴＡＲＴがコントロールシグナルＣＫ（上線付）＝
０（低）そして勿論反転コントロールシグナルＣＫ＝１
（高）を加えることによりフィルター回路を駆動する。 従って第１のトランスファゲートＴＧ１ は使用可能に
されてシグナルを通し、一方第１のトランスファゲート
ＴＧ１ とは逆位相で駆動される第２のトランスファゲ
ートＴＧ２ は使用禁止となる。従ってそれを変化しな
いままにする２個のインバーターを通った後、入力シグ
ナルは出力ターミナルＯＵＴＰＵＴを通過する。遅れブ
ロックｄが、図４の第３のダイアグラムに示されている
ように、ＸＯＲゲートの２個の入力ノードの一方に加え
られるワイア１上のシグナルの高から低へのスイッチン
グを遅らせるため、このような入力シグナルの第１のス
イッチング（高から低へ）及びシグナルの出力ターミナ
ルへのトランスファは、コントロール回路への影響を有
し、図４の第４のダイアグラムに示されている通りワイ
ア２上のＸＯＲゲートの出力を通して高論理シグナルの
伝達が生ずる。コントロール回路のワイア２上のシグナ
ルはコントロール回路により発生する第１のコントロー
ルシグナル〔ＣＫ（上線付）〕を表している。
力ターミナルＩＮＰＵＴに供給される論理シグナルは、
図４の第１のダイアグラムに示されているように、スパ
イクにより影響されるものと仮定する。使用可能シグナ
ルＳＴＡＲＴがコントロールシグナルＣＫ（上線付）＝
０（低）そして勿論反転コントロールシグナルＣＫ＝１
（高）を加えることによりフィルター回路を駆動する。 従って第１のトランスファゲートＴＧ１ は使用可能に
されてシグナルを通し、一方第１のトランスファゲート
ＴＧ１ とは逆位相で駆動される第２のトランスファゲ
ートＴＧ２ は使用禁止となる。従ってそれを変化しな
いままにする２個のインバーターを通った後、入力シグ
ナルは出力ターミナルＯＵＴＰＵＴを通過する。遅れブ
ロックｄが、図４の第３のダイアグラムに示されている
ように、ＸＯＲゲートの２個の入力ノードの一方に加え
られるワイア１上のシグナルの高から低へのスイッチン
グを遅らせるため、このような入力シグナルの第１のス
イッチング（高から低へ）及びシグナルの出力ターミナ
ルへのトランスファは、コントロール回路への影響を有
し、図４の第４のダイアグラムに示されている通りワイ
ア２上のＸＯＲゲートの出力を通して高論理シグナルの
伝達が生ずる。コントロール回路のワイア２上のシグナ
ルはコントロール回路により発生する第１のコントロー
ルシグナル〔ＣＫ（上線付）〕を表している。
【００１２】従って遅れネットワークｄにより決定され
る出力の初期トランジション後の遅れ時間（ｄ）の間、
前記第１のコントロールシグナルから誘導される１対の
コントロールシグナルはＣＫ＝０及びＣＫ（上線付）＝
１となる。従ってトランスファゲートＴＧ１ は開いた
スイッチとなり、一方該第１のトランスファゲートに関
して逆位相で駆動されるトランスファゲートＴＧ２ は
閉じたスイッチとなる。このこと及び２個のインバータ
ーＩＮＶ１及びＩＮＶ２の存在により、図４の出力シグ
ナルの対応するダイアグラムにより示されるように、第
１のトランジション後に到達する論理レベルを回路の出
力ターミナル（ＯＵＴＰＵＴ）で維持することが確保さ
れる。インターバル時間（ｄ）内に第１のスイッチング
フロントに従うスパイクはフィルター回路の出力ターミ
ナルへ通過できないことが明らかである。図１の回路の
遅れネットワークｄにより確立されるインターバル時間
（ｄ）の終わりに、出発条件が再セットされ、かつコン
トロールシグナル対ＣＫ（上線付）及びＣＫの発生サイ
クルが繰り返されるときに、新しいスイッチングが起こ
るまで入力ターミナルに存在するシグナルが再度直接出
力ターミナルにトランスファされる。
る出力の初期トランジション後の遅れ時間（ｄ）の間、
前記第１のコントロールシグナルから誘導される１対の
コントロールシグナルはＣＫ＝０及びＣＫ（上線付）＝
１となる。従ってトランスファゲートＴＧ１ は開いた
スイッチとなり、一方該第１のトランスファゲートに関
して逆位相で駆動されるトランスファゲートＴＧ２ は
閉じたスイッチとなる。このこと及び２個のインバータ
ーＩＮＶ１及びＩＮＶ２の存在により、図４の出力シグ
ナルの対応するダイアグラムにより示されるように、第
１のトランジション後に到達する論理レベルを回路の出
力ターミナル（ＯＵＴＰＵＴ）で維持することが確保さ
れる。インターバル時間（ｄ）内に第１のスイッチング
フロントに従うスパイクはフィルター回路の出力ターミ
ナルへ通過できないことが明らかである。図１の回路の
遅れネットワークｄにより確立されるインターバル時間
（ｄ）の終わりに、出発条件が再セットされ、かつコン
トロールシグナル対ＣＫ（上線付）及びＣＫの発生サイ
クルが繰り返されるときに、新しいスイッチングが起こ
るまで入力ターミナルに存在するシグナルが再度直接出
力ターミナルにトランスファされる。
【図１】本発明のフィルター回路のダイアグラム
【図２
】図１の回路で使用される遅れネットワークのダイアグ
ラム
】図１の回路で使用される遅れネットワークのダイアグ
ラム
【図３】図１の回路で使用される遅れネットワークの異
なった形態のダイアグラム
なった形態のダイアグラム
【図４】図１の回路の種々のシグナルの代表的なものの
ダイアグラム
ダイアグラム
Claims (6)
- 【請求項１】 フィルターされるべき論理シグナルが
供給される入力ターミナル、及びそれを通して１つの論
理レベルから他の論理レベルへ前記論理シグナルのスイ
ッチングの結果としてのスパイクを有しない前記論理シ
グナルが伝達される出力ターミナルを有する論理シグナ
ルのフィルター回路において、該回路が、出力のレベル
を新しい論理レベルに変化させる前記シグナルの第１の
トランジションが起こった後に予め設定された時間だけ
前記出力ターミナルを前記入力ターミナルから切断する
手段と、該切断時間の間、前記新しい論理レベルに出力
のレベルを維持する手段を含んで成り、該切断時間が前
記スパイクを減衰させるために十分長い時間であること
を特徴とするフィルター回路。 - 【請求項２】 フィルターされるべき論理シグナルが
供給される入力ターミナル、及びそれを通して１つの論
理レベルから他の論理レベルへ前記論理シグナルのスイ
ッチングの結果としてのスパイクを有しない前記論理シ
グナルが伝達される出力ターミナルを有する論理シグナ
ルのフィルター回路において、該回路が、前記入力ター
ミナルと、第１のトランスファゲートと前記出力ターミ
ナル間にカスケード状に接続された２個のインバーター
のうちの第１のインバーターの入力ノード間に機能的に
接続された互いに逆位相の１対のコントロールシグナル
により駆動される第１のトランスファゲート、及び前記
出力ターミナルと前記第１のインバーターの前記入力ノ
ード間に機能的に接続され、前記第１のトランスファゲ
ートと逆位相で同じコントロールシグナル対により駆動
される第２のトランスファゲートにより形成されるシグ
ナルトランスファ回路、使用可能シグナルにより使用可
能にされ、それぞれが１つのレベルから他のレベルへの
前記論理シグナルのスイッチングと一致する第１のフロ
ントと、該第１のフロントの発生から予め設定された前
記スパイクを減衰させるために十分に長い遅れの後に生
ずる第２の再セットフロントを有する前記１対のコント
ロールシグナルを発生することのできるコントロール回
路を含んで成り、前記１対のコントロールシグナルが、
前記出力ターミナルのシグナルが１つのレベルから他の
レベルへのトランジションをするまで、前記第１のトラ
ンスファゲートを使用可能にし、これにより、出力ター
ミナルに、前記第１のトランジションの後の予め設定さ
れた遅れで到達される論理レベルを維持するために、前
記第１のトランスファゲートを使用禁止にしかつ第２の
トランスファゲートを使用可能にするコントロールシグ
ナルのスイッチングが生じ、その後前記論理シグナルの
新しいスイッチングが生ずるまで、前記遅れ時間の終期
に前記第１のトランスファゲートを再度使用可能にしか
つ前記第２のトランスファゲートを再度使用禁止にする
ことを特徴とするフィルター回路。 - 【請求項３】 フィルターされるべき論理シグナルが
供給される入力ターミナル、及びそれを通して１つの状
態から他の状態へ前記論理シグナのスイッチングの結果
としてのスパイクを有しない前記論理シグナルが伝達さ
れる出力ターミナルを有する論理シグナルのフィルター
回路において、該回路が、前記入力ターミナルと、第１
のトランスファゲートと前記出力ターミナル間にカスケ
ード状に接続された２個のインバーターのうちの第１の
インバーターの入力ノード間に機能的に接続された互い
に逆位相の１対のコントロールシグナルにより駆動され
る第１のトランスファゲート、及び前記出力ターミナル
と前記第１のインバーターの前記入力ノード間に機能的
に接続され、前記第１のトランスファゲートと逆位相で
同じコントロールシグナル対により駆動される第２のト
ランスファゲートにより形成されるシグナルトランスフ
ァ回路、前記１対のコントロールシグナルを発生させる
ためにフィードバックモードで動作し、それぞれが前記
出力ターミナルに直接及び遅れネットワークを通して接
続された２個の入力及びそれを通して第１のコントロー
ルシグナルが生成する出力を有する排他的ＯＲゲートに
より実質的に形成されるコントロール回路を含んで成り
、前記コントロールシグナル対が少なくとも１対の反転
段により前記第１のコントロールシグナルから誘導され
、前記１対のコントロールシグナルが、前記出力ターミ
ナルに存在するシグナルが状態の変化を受けるまで、前
記第１のトランスファゲートを使用可能にしかつ前記第
２のトランスファゲートを使用禁止にし、これが発生す
ると、前記遅れネットワークにより確立される遅れ時間
のための前記第１のスイッチング後に、出力ターミナル
のシグナルにより到達する状態を維持するために、カス
ケード状に接続された前記２個のインバーターにより前
記第１のトランスファゲートを使用禁止にしかつ前記第
２のトランスファゲートを使用可能にし、かつ前記論理
シグナルの新しいスイッチングが発生するまで、前記遅
れ時間の終期に前記第１のトランスファゲート及び第２
のトランスファゲートをそれぞれ使用可能及び使用禁止
条件に戻すことを特徴とするフィルター回路。 - 【請求項４】 前記第１のコントロールシグナルが回
路を始動するために使用可能シグナルが加えられる第２
の入力を有するＮＡＮＤゲートの入力に供給され、該Ｎ
ＡＮＤゲートの出力で生成され第３のインバーターの入
力に供給されるシグナルが、前記第３のインバーターの
出力で生成されるシグナルとともに、前記１対のコント
ロールシグナルを構成する請求項３に記載のフィルター
回路。 - 【請求項５】 前記遅れネットワークがＲＣネットワ
ークである請求項３に記載のフィルター回路。 - 【請求項６】 前記遅れネットワークがカスケード状
に接続された一連のインバーターにより形成されている
請求項３に記載のフィルター回路。
Applications Claiming Priority (2)
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|---|---|---|---|
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Publications (1)
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|---|---|
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Family Applications (1)
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