IT9083622A1

IT9083622A1 - Circuito di filtraggio di un segnale logico affetto da spikes di commutazione

Info

Publication number: IT9083622A1
Application number: IT083622A
Authority: IT
Inventors: Angelo Alzati; Antonella Baiocchi; Aldo Novelli
Original assignee: Sgs Thomson Microelectronics
Priority date: 1990-05-25
Filing date: 1990-05-25
Publication date: 1991-11-25
Also published as: IT1243301B; EP0458766A1; DE69125648D1; DE69125648T2; US5168181A; EP0458766B1; JPH04230115A; IT9083622A0

Description

CIRCUITO DI FILTRAGGIO DI UN SEGNALE LOGICO AFFETTO DA SPIKES DI COMMUTAZIONE

La presente invenzione concerne un circuito di. filtraggio per un segnale logico affetto da picchi spuri (spikes) conseguenti a commutazioni del segnale da uno stato logico ad un altro.

In molteplici circuiti integrati comprendente blocchi circuitali di tipo logico o caratterizzati da funzionamento in modo commutato (on/off) è fondamentale rendere il sistema immune da "spikes" e/o oscillazioni accidentali, per impedire il verificarsi di commutazioni improprie o stati di blocco il cui effetto può essere catastrofico. D’altra parte, soprattutto nei circuiti di potenza comprendenti punti circuitali di tipo logico, le commutazioni sono spesso accompagnate dal carico e scarico rapidi di induttanze o capacità e quindi dalla generazione di spikes.

Sono note diverse soluzioni per scongiurare effetti indesiderati di tali spikes, fondamentalmente basate sulla creazione di un "tempo di copertura" degli spikes, ovvero di un tempo successivo ad ogni commutazione durante il quale il sistema viene reso insensibile al segnale di ingresso (contenente gli spikes).

I circuiti di "filtraggio" si avvalgono generalmente di flip-flops del tipo SET-RESET o simili, nei quali un certo ingresso è sensibile soltanto ad uno dei due possibili fronti di commutazione (dal livello logico alto a quello basso o viceversa), cosicché dopo che un cambio di stato si è verificato, lo stato dell’uscita può.cambiare soltanto attraverso l’intervento di un altro ingresso sul quale è necessario agire con un adatto segnale di temporizzazione. In generale sono necessari più flip-flops e blocchi di ritardo per risolvere il problema, con una notevole complessità circuitale e la temporizzazione risulta critica perchè una sua errata realizzazione pud portare non solo al mancato raggiungimento del risultato desiderato, ma addirittura ad una condizione di "latch" (blocco del sistema in uno stato stabile) non recuperabile.

Tutti i sistemi noti sono circuitalmente complessi e la loro taratura è critica.

A fronte di questo stato della tecnica è stato ora trovato che il filtraggio di picchi spuri (spikesl che possono essere presenti su un segnale logico conseguenti a commutazioni di quest’ultimo da uno stato ad un altro possono essere efficacemente "filtrati" mediante un circuito di filtraggio più semplice dei circuiti noti impiegante un numero limitato di componenti e praticamente immune da blocchi accidentali in una condizione di latch. Il migliorato circuito di filtraggio è particolarmente veloce impiegando un numero limitato di porte logiche e la sua taratura non presenta sostanzialmente aspetti di criticità come i circuiti noti.

Il circuito di filtraggio dell’invenzione si avvale di un primo circuito di trasferimento di segnale formato da una prima porta di trasferimento, comandata da un segnale di controllo e dal segnale inverso di quest’ultimo, funzionalmente collegata tra detto terminale di ingresso e l’ingresso del primo di due stadi invertenti in cascata tra loro, l’uscita dell’ultimo dei quali è collegata al terminale di uscita del circuito, ed una seconda porta di trasferimento, comandata dallo stesso segnale di controllo e dal segnale inverso di quest’ultimo in controfase rispetto alla prima porta di trasferimento, funzionalmente collegata tra il terminale di uscita ed il nodo di ingresso al primo dei due stadi invertenti in cascata tra loro. Un peculiare circuito di controllo, funzionante in retroazione, è abilitatile per mezzo di un segnale di abilitazione e genera la coppia di segnali di controllo, i quali sono caratterizzati da un primo fronte coincidente in termini temporali con l’istante di commutazione del segnale logico da uno stato ad un altro e da un secondo fronte, di senso inverso rispetto al senso del primo fronte, ritardato di un tempo prestabilito rispetto al primo fronte e sufficientemente lungo da assicurare l’avvenuto decadimento degli spikes di commutazione. Il segnale di controllo e il relativo segnale inverso abilitano la prima porta di trasferimento fino ad un avvenuto cambio di stato del segnale sul terminale di uscita, il cui verificarsi disabilita la prima porta di trasferimento ed abilita la seconda porta di trasferimento per mantenere in uscita lo stato raggiunto dopo la prima commutazione per detto periodo di tempo prestabilito e ripristinano quindi allo scadere di detto tempo prestabilito l'abilitazione della prima porta di trasferimento e la disabilitazione della seconda porta di trasf erimento fino ad una successiva commutazione del segnale logico.

I diversi aspetti e vantaggi dell’invenzione risulteranno evidenti attraverso la descrizione di una forma di realizzazione, illustrata a titolo esemplificativo e non limitativo negli annessi disegni, nei quali:

la Fig. 1 è uno schema funzionale del circuito di filtraggio dell’invenzione;

la Fig. 2 e lo schema della rete di ritardo impiegata nel circuito della Fig. 1 secondo una prima forma; la Fig. 3 è lo schema di un’alternat iva forma di realizzazione della rete di ritardo impiegata nel circuito della Fig. 1; e

la Fig. 4 mostra i diagrammi dei diversi segnali del circuito della Fig. 1.

Con riferimento al circuito della Fig. 1, il segnale logico da filtrare viene applicato al terminale di ingresso INPUT del circuito di filtraggio ed una sua replica priva di eventuali picchi spuri conseguenti alle commutazioni del segnale logico è resa disponibile sul terminale di uscita OUTPUT del circuito. Il circuito di trasferimento del segnale è evidenziato in Fig. 1 mediante linee spesse. Esso si compone di una prima porta di trasferimento TG1 collegata funzionalmente tra il terminale di ingresso ed un nodo intermedio di ingresso al primo di due stadi invertenti INV1 e INV2 collegati in cascata tra di loro tra il nodo intermedio e il terminale di uscita OUTPUT del circuito ed una seconda porta di trasferimento TG2 collegata tra il terminale di uscita ed il nodo intermedio di ingresso alla serie di stadi invertenti.

Le porte di trasferimento sono dispositivi ben noti al tecnico e costituiti da una coppia di transistori di opposta polarità, tipicamente un p-channel (Pch) ed un n-channel (Nch), collegati in parallelo tra loro tra un rispettivo nodo di ingresso ed un nodo di uscita. I due transistori sono pilotati mediante una coppia di segnali di controllo uno dei quali è l’inverso dell’altro. Per un determinato stato logico della coppia di segnali di controllo la porta di trasferimento rappresenta un corto circuito mentre invertendo il segno della coppia di segnali di controllo la medesima porta di trasferimento si comporta da circuito aperto.

Il circuito di controllo comprende una rete di ritardo d, una porta XOR, una porta NAND ed un inverter INV3 .

La rete di ritardo può essere realizzata con un qualsiasi mezzo circuitale idoneo. In Fig. 2 è mostrata una forma di realizzazione impiegante una rete di ritardo RC, mentre in Fig. 3 è mostrata un’alternativa forma di realizzazione della rete di ritardo utilizzando una catena di stadi invertenti o inverters, collegati in cascata tra loro.

Il circuito XOR (exclusive-OR) fornisce in uscita 2 un segnale logico basso (ø) quando i segnali agli ingressi sono uguali oppure un segnale logico alto (1) quando i segnali agli ingressi sono diversi tra loro.

Il funzionamento del circuito è il seguente.

Supponendo che il segnale logico applicato al terminale di ingresso INPUT del circuito sia un segnale con commutazioni affette da spikes, ciò è mostrato nel primo dei diagrammi della Fig. A. Il segnale di abilitazione START provvede ad inizializzare il circuito imponendo un segnale di controllo (basso) e naturalmente anche un segnale inverso CK = 1 ; pertanto la prima porta di trasferimento è abilitata e fa passare il segnale, mentre la seconda porta di trasferimento TG2 comandata in controfase rispetto alla porta TG1, è disabilitata, quindi il segnale in ingresso, dopo due inversioni che lo lasciano inalterato, passa sul terminale di uscita OUTPUT.

Questa prima commutazione (da alto a basso) del segnale di INPUT, ed il suo passaggio al terminale di uscita OUTPUT, ha un effetto sul circuito di controllo, perchè il blocco di ritardo d ritarda la commutazione (terzo diagramma (1) della Fig. 4) e provoca la generazione di un segnale logico alto (1 logico) all’uscita del blocco XOR , così come mostrato dal rispettivo diagramma (2) = (segnale sul filo 2 del circuito della Fig. l, equivalente al segnale di controllo della Fig.4.

Pertanto per un tempo d si ha CK = ≠ e = 1, cioè la TG1 diventa un circuito aperto mentre la TG2 la quale è comandata in controfase, diventa un corto circuito il quale, attraverso i due inverter INV1 e INV2 assicura il mantenimento sul terminale di uscita OUTPUT del livello logico raggiunto dal segnale dopo la prima commutazione, come mostrato dal relativo segnale OUTPUT della Fig. 4,

E’ evidente allora che gli spikes successivi al primo fronte di commutazione, nell’intervallo di tempo d, non possono passare sul terminale di uscita.

Al termine dell’intervallo d, stabilito dalla rete di ritardo d del circuito della Fig. 1, la condizione di partenza viene ripristinata ed il segnale di ingresso passa direttamente in uscita fino al verificarsi di una successiva commutazione, all ’accadere della quale il ciclo di generazione della coppia di segnali di controllo CK e CK si ripeterà.

Claims

RIVENDICAZIONI 1. Circuito di filtraggio per un segnale logico avente un terminale di ingresso al quale è alimentato detto segnale logico da filtrare ed un terminale di uscita sul quale è reso disponibile detto segnale logico privo di picchi spuri conseguenti a commutazioni di detto segnale logico da uno stato ad un altro, caratterizzato dal fatto che comprende un circuito di trasferimento di segnale formato da una prima porta di trasferimento, comandata da un segnale di controllo e dal segnale inverso di quest’ultimo, funzionalmente collegata tra detto terminale di ingresso e l’ingresso del primo di due stadi invertenti in cascata tra loro, l’uscita dell’ultimo dei quali è collegata a detto terminale di uscita del circuito, ed una seconda porta di trasferimento, comandata da detto segnale di controllo e dal segnale inverso di quest’ultimo in controfase rispetto a detta prima porta di trasferimento, funzionalmente collegata tra detto terminale di uscita ed il nodo di ingresso a detto primo stadio dei due stadi invertenti in cascata tra loro; un circuito di controllo abilitabile per mezzo di un segnale di abilitazione ed atto a generare detto segnale di controllo ed il relativo segnale inverso, i quali segnali sono caratterizzati da un primo fronte coincidente in termini termporali con l’istante di commutazione di detto segnale logico da uno stato ad un altro e da un secondo fronte, di senso inverso rispetto al senso del primo fronte, ritardato di un tempo prestabilito rispetto al primo fronte e sufficientemente lungo da assicurare l’avvenuto decadimento di detti picchi spuri; detto segnale di controllo e relativo segnale inverso abilitando detta prima porta di trasferimento fino ad un avvenuto cambio di stato del segnale sul terminale di uscita, il cui verificarsi disabilita detta prima porta di trasferimento ed abilita detta seconda porta di trasferimento per mantenere in uscita lo stato raggiunto dopo la prima commutazione per detto periodo di tempo prestabilito e ripristinando quindi allo scadere di detto tempo prestabilito l’abilitazione di detta prima porta di crasferimento e la disabilitazione di detta seconda porta di trasferimento fino ad una successiva commutazione di detto segnale logico.
2. Circuito di filtraggio per un segnale logico avente un terminale di ingresso al quale è alimentato detto segnale logico da filtrare ed un terminale d’uscita sul quale è reso disponibile detto segnale logico privo di picchi spuri conseguenti a commutazioni di detto segnale logico da uno stato ad un altro, caratterizzato dal fatto che comprende un circuito di trasferimento di segnale formato da una prima porta di trasferimento, comandata da un segnale di controllo e dal segnale inverso di quest’ultimo, funzionalmente collegata tra detto terminale di ingresso e l’ingresso di due stadi invertenti in cascata tra loro, l’uscita dell’ultimo dei quali è collegata a detto terminale di uscita del circuito, ed una seconda porta di trasferimento , comandata da detto segnale di controllo e dal segnale inverso di quest’ultimo in controfase rispetto a detta prima porta di trasferimento, funzionalmente collegata tra detto terminale di uscita ed il nodo di ingresso a detti due stadi invertenti in cascata tra loro; un circuito di retroazione per la generazione di detti segnali di controllo di dette due porte di trasferimento comprendente un circuito XOR avente due ingressi collegati, rispettivamente, direttamente ed attraverso una rete di ritardo a detto terminale di uscita del circuito ed un’uscita collegata ad un primo ingresso di un circuito NANO, ad un secondo ingresso del quale è applicato un segnale di abilitazione del circuito ; il segnale di uscita di detto circuito NAND rappresentando detto segnale di controllo ed essendo applicato a rispettivi terminali di controllo di dette prima e seconda porta di trasferimento ed all’ingresso di uno stadio invertente, il segnale di uscita del quale rappresentando detto segnale inverso ed essendo applicato a rispettivi terminali di controllo di dette prima e seconda porta di trasferimento; detto segnale di controllo e relativo segnale inverso abilitando detta prima porta di trasferimento fino ad un avvenuto cambio di stato del segnale sul terminale di uscita, il cui verificarsi disabilita detta prima porta di trasferimento ed abilita detta seconda porta di trasferimento per mantenere in uscita attraver— so detti due stadi invertenti in cascata, lo stato raggiunto dopo la prima commutazione per detto periodo di tempo prestabilito e ripristinando quindi allo scadere di detto tempo prestabilito l’abilitazione di detta prima porta di trasferimento e la disabilitazione di detta seconda porta di trasferimento fino ad una successiva commutazione di detto segnale logico.
3. Il circuito secondo la rivendicazione 2, caratterizzato dal fatto che detta rete di ritardo è una rete RC.
4. Il circuito secondo la rivendicazione 2, caratterizzato dal fatto che detta rete di ritardo è costituita da una catena di stadi invertenti collegati in cascata tra loro.