DE2704756A1

DE2704756A1 - Digital-analog-umsetzer

Info

Publication number: DE2704756A1
Application number: DE19772704756
Authority: DE
Inventors: Yukio Koyanagi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-02-06
Filing date: 1977-02-04
Publication date: 1977-08-11
Also published as: ZA77643B; FR2340648A1; AU514613B2; FR2340648B1; GB1576225A; JPS5295155A; JPS5636823B2; AU2187477A; NL178470B; NL178470C; DE2704756C2; NZ183201A; US4117476A; CA1089568A; NL7701156A

Description

DR. BEPü L'IPL. ING. STAPF 27 O A 7 56 DIPL-ING. SCHWABE DR. DR. SANDMAIR PATENTANWÄLTE

8 MÜNCHEN 86, POSTFACH 86 02 45

Anwaltsakte; 27 821 4. i"Li. M,'?

Matsushita Electric Industrial Co., Ltd. Kadoma-shi, Osaka-fu, Japan

Digital-Analog-Umsetzer

Die Erfindung betrifft einen Digital-Analog-Umsetzer, der im folgenden meist als DA-Umsetzer bezeichnet wird, bei welchem ein Gleichspannungsausgang durch Schalten einer Bezugsspannung entsprechend einem Impuls abgegeben wird, dessen Dauer wiederum entsprechend einem digitalen Eingang geändert wird.

In Fig. 1 ist ein herkömmlicher DA-Umsetzer dargestellt, welcher einen Gleichspannungsausgang entsprechend einem digitalen Signal aus vier Bits abgibt. Dieser DA-Umsetzer weist vier T-Flip-Flops 2a bis 2d auf, die in Kaskade geschaltet sind, und Taktimpulse an einem Taktimpulseingang 1 werden an einen Anschluß T des Flip-Flops 2a der ersten Stufe angelegt. Ausgänge A, B,

C und D der Flip-Flops 2a bis 2d werden an an NOR-Glied 3 ange-VII/XX/Ktz - 2 -

t (089) 98 82 72 8 München 80, MauerkirchersUaOe 45 Banken: Bayerische Vefcinsbank München 453100

987043 Telegramme: BERGSTAPFPATENT München Hypo-Bank München 3892623

983310 TELEX: 0524 560 BERG d Postscheck München 65343-808

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legt, dessen Ausgang über einen Inverter 4 an einen Eingangsanschluß S eines RS-Flip-Flops 5 angelegt wird. Ausgänge Ä, B, C und 15 werden an den einen Eingang von UND-Gliedern 6a bis 6d angelegt, und ein bin&rkodiertes Signal wird an vier Eingangsanschlüsse 7a bis 7cL angelegt. Beispielsweise werden die Bits von Eingangssignalen (1,0,0,0) (0,0,0,0) usw. jeweils an die Eingangsanschlüsse 7a bis 7d angelegt.

Diese Eingangsanschlüsse sind über Inverter 8a bis 8d mit den anderen Eingängen der UND-Glieder 6a bis 6d und unmittelbar mit einem der Eingänge von UND-Gliedern 9a bis 9d verbunden, an deren andere Eingänge Ausgänge A, B, C und D der Flip-Flops 2a bis 2d angelegt werden. Die Ausgänge der UND-Glieder 6a bis 6d und 9a bis 9d sind so geschaltet, daß sie einen ODEK-Ausgang schaffen, der wiederum über einen Inverter 11 an einen Eingang R des Flip-Flops 5 angelegt ist, dessen Ausgang § über einen Widerstand 12 an eine Basis eines Schalttransistors 1$ angelegt ist, dessen Kollektor über einen Widerstand 14 mit einer Gleichspannung E von einem Anschluß 15 aus gespeist wird. Der Kollektorausgang des Transistors 13 wird mittels eines Filters 16 geglättet, und es wird dann eine Gleichspannung an einem Ausgangsanschluß 17 erhalten.

Anhand von Fig. 2 wird nunmehr die Arbeitsweise des DA-Umsetzers mit dem vorbeschriebenen Schaltungsaufbau beschrieben.

Ein in Fig. 2 dargestellter Taktimpulszug wird an den Eingangsanschluß 1 angelegt, so daß die Flip-Flops 2a bis 2d, wie in Fig. 2 dargestellt, die Ausgänge A, Ä, B, E, C, C, D und E ab-

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geben. Es soll nun ein Eingangssignal (1,0,0,0) an die Eingangsanschlüsse 7a bis 7cL angelegt werden. Der Ausgang A des ersten Flip-Flops 2a ist dann (1), das UND-Glied 9a gibt den Ausgang (1) ab, und wenn die Ausgänge E, S und D der Flip-Flops 2b, 2c und 2d (1) sind, geben die UND-Glieder 6b, 6c und 6d die Ausgänge (1) ab. Abgesehen von den oben angegebenen Bedingungen liegt kein (1)-Signal an einem Anschluß 10 an, wobei der Ausgang an diesem Anschluß in Fig. 2 mit P- bezeichnet ist.

Wenn ein nächstes Eingangssignal (0,1,0,0) an die Eingangsanschlüsse 7a bis 7d angelegt wird, geben die UND-Glieder 6a, 6c und 6d die Ausgänge (1) ab, wenn der Ausgang Ä des Flip-Flops 2a, der Ausgang C* des Flip-Flops 2c und der Ausgang 9 des Flip-Flops 2d (1) sind. Wenn andererseits der Ausgang B des Flip-Flops 2b (1) ist, dann gibt das UND-Glied 9b den Ausgang (1) ab. Mit Ausnahme der oben angegebenen Bedingungen liegt kein (1)-Ausgang an dem Anschluß 10 an, wobei der Ausgang an diesem Anschluß in Fig. 2 mit Fp bezeichnet ist.

Wenn ein Eingangssignal (1,1,1,1) an die Anschlüsse 7a bis 7d angelegt wird, geben die UND-Glieder 9a bis 9d die Ausgänge (1) ab, wenn die Ausgänge A bis D der Flip-Flops 2a bis 2t (1) sind. Abgesehen von der vorstehend angeführten Bedingung liegt kein Ausgang (1) an dem Anschluß 10 an, wobei der Ausgang an diesem Anschluß in Fig. 2 mit P^₆ bezeichnet ist.

Die Ausgänge A bis D der Flip-Flops 2a bis 2d werden an das NOR-Glied 3 angelegt, und wenn sie alle (0) sind, gibt das

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NOR-Glied 3 den Ausgang (1) ab, welcher durch den Inverter 4 invertiert und an den Anschluß S des HS-Flip-Flops 5 angelegt wird, wie in der Zeile S in Fig. 2 dargestellt ist. Wenn daher der Ausgang an dem Anschluß 10 P., Pp und P.^ ist, gibt das RS-Flip-Flop 5 den Ausgang Q ab, wie in den Zeilen Q^, Qp und (L,- in Fig. 2 dargestellt ist. Hieraus ist zu ersehen, daß entsprechend dem binärkodierten, an die Eingangsanschlüsse angelegten Eingangssignal sich die Impulsdauer des Ausgangs Q des RS-Flip-Flops 5 ändert. Dieser Ausgang Q mit einer sich ändernden Impulsdauer wird an die Basis des Schalttransistors 13 angelegt, um diesen in einen Zustand (1) zu steuern, und der Ausgang des Schalttransistors 13 wird durch das Filter 16 geglättet, um die dem Eingangssignal entsprechende Gleichspannung zu erhalten.

Der DA-Umsetzer der vorbeschriebenen Art hat jedoch den Nachteil, daß je größer die Anzahl der Bits eines Eingangssignals ist, die Taktimpulsfrequenz umso höher wird. Beispielsweise beträgt bei einem 14-Bit-DA-Umsetzer, bei welchem die Schaltfrequenz am Ausgang des RS-Flip-Flops 5 etwa 61Hz ist, die Taktimpulsfrequenz etwa 1 MHz. Bei den herkömmlichen P-Kanal-MOS-LSI's liegt die obere Grenzfrequenz bei etwa 1 MHz, bei welcher die SignaDe in richtige, einwandfreie Wellenformen verarbeitet werden. Der herkömmliche DA-Umsetzer weist jedoch fernerhin den Nachteil auf, daß ein verhältnismäßig großer Filter oder eine entsprechende Glättungsschaltung vorgesehen sein müssen, um die Signale niedriger Frequenz zu verarbeiten, so daß die Spannungs-

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anstiege-sowie die Abfallzeit vergrößert werden. Infolgedessen liegt die untere Schaltgrenzfrequenz in der Praxis bei etwa 60 Hz.

Ein 14-Bit-DA-Umsetzer, der in einer elektronischen Abstimmeinrichtung eines Fernsehempfängers verwendet wird, besteht aus 140?-Flip-Flops und einem RS-Flip-Flop. Deswegen kann auch die Zahl der T-Flip-Flops in dem in Fig. 1 dargestellten DA-Umsetzer auf 14 erhöht werden.

Gemäß der Erfindung soll daher ein Digital-Analog- bzw. ein DA-Umsetzer geschaffen werden, welcher bei Taktimpulsen mit einer niedrigen Frequenz arbeiten kann und welcher eine in der Größe kompakte Glättungs- oder Filterschaltung aufweisen kann. Darüber hinaus soll gemäß der Erfindung ein DA-Umsetzer geschaffen werden, bei welchem eine minimale Anzahl von Flip-Flops verwendet ist, so daß hierdurch die (Erstehungs-)Kosten erheblich herabgesetzt werden können.

Gemäß der Erfindung ist daher ein DA-Umsetzer geschaffen, bei welchem eine Anzahl von (n-m) Flip-Flops (wobei n> m ist) so angeordnet sind, daß ein Ausgang aus m-Bits und ein Ausgang aus (n-m) Bits abwechselnd erhalten, bewertet und addiert werden kann, um einen Ausgang aus η-Bits zu erhalten, und daß dieser Ausgang dann geglättet wird, um einen Gleichspannungeausgang zu erhalten.

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Nachfolgend wird die Erfindung anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines herkömmlichen DA-Umsetzers;

Fig. 2 Wellenformen von elektrischen Signalen an verschiedenen Stellen der in Fig. 1 dargestellten Schaltung, wobei die Wellenformen zur Erläuterung der Arbeitsweise der Schaltung verwendet sind;

Fig. 3 ein Blockschaltbild einer bevorzugten Ausführungsform eines DA-Umsetzers gemäß der Erfindung; und

Fig. 4- und 5 Wellenformen von Signalen, die zur Erläuterung der erfindungsgemäßen Schaltung verwendet sind.

In Fig. 3 ist eine bevorzugte Ausführungsform der Erfindung dargestellt, mit welcher ein Eingangssignal von 5 Bits in ein analoges Signal umgewandelt bzw. umgesetzt werden kann. Drei T-Flip-Flops oder ein erstes, zweites und drittes T-Flip-Flop 19a, 19b und 19c sind in Kaskade geschaltet, und ein Taktimpulszug an einem Taktimpulsanschluß 18 wird an einen Eingangsanschluß T des ersten Flip-Flops 19a angelegt. Ausgänge A, B und C der Flip-Flops 19a bis 19c werden an ein NOR-Glied 20 angelegt. Das letztere, d.h. das NOR-Glied 20, gibt infolgedessen den Aus-

ab
gang (O), wenn die Ausgänge A, B und δ der Flip-Flops 19a bis

19c (1,1,0) sind und unter anderen Bedingungen bzw. bei anderen

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Kombinationen der Ausgänge gibt das NOR-Glied 20 den Ausgang ^a^ (1), wie in Zeile F in Pig. 4 dargestellt ist. Der Ausgang des NOR-Glieds 20 wird an den Eingangsanschluß T eines T-Flip-Flops 21 angelegt, dessen Ausgänge in den Zeilen QL und Q^ in Fig. dargestellt sind. Ein Ausgangsanschluß B des zweiten Flip-Flops 19b ist mit dem Eingangsanschluß T des Flip-Flops 19c in der dritten Stufe über ein UND-Glied 22 verbunden, an welchem als Steuer- oder Torsignal der Ausgang Q- desFlip-Flops 21 angelegt wird. Infolgedessen gibt das dritte Flip-Flop 19c den in Zeile C in Fig. 4 dargestellten Ausgang ab. Insbesondere würde der Ausgang C des Flip-Flops 19c zu einem Zeitpunkt C^ beginnen bzw. ansteigen, er wird aber durch ein Signal Q. unterdrückt und beginnt bzw. steigt zu einem Zeitpunkt C₂ an. Mit anderen Worten,das T-Flip-Flop in der letzten Stufe der dreistufigen Flip-Flop-Anordnung gibt abwechselnd einen positiven Impuls, dessen Dauer zwei Bits entspricht,und einen negativen Impuls ab, dessen Dauer 3 Bits entspricht.

Die Ausgänge Ä, S und S der Flip-Flops 19a, 19b und 19c werden an ein NAND-Glied 23 angelegt, das einen Ausgang (0) nur dann abgibt, wenn die Ausgänge A, B und C (0,0,0) sind, wie in Zeile G in Fig. 4 dargestellt ist. Das Signal in Zeile G wird an einen der Eingangsanschlüsse von NAND-Gliedern 24 und 25 angelegt, während die Ausgänge Q und Q. des Flip-Flops 21 an die anderen Eingänge der NAND-Glieder 24 bzw 25 angelegt werden. Der Ausgang des NAND-Glieds 24, d.h. ein NAND-Ausgang aus den Signalen G und (L, wird an den Eingang R eines RS-Flip-Flops 26 angelegt, wie in Zeile R in Fig. 4 dargestellt ist, während der Ausgang

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des NAND-Glieds 25, d.h. ein NAND-Ausgang aus den Signalen G

und Q_x., an einen Eingang S des Flip-Flops 26 angelegt wird,

wie in Zeile S in Fig. 4 dargestellt ist. Das Flip-Flop 26

weist Ausgänge GL₅ und (L, auf.

Die Ausgänge Ä, B und C der Flip-Flops 19a bis 19c werden an einen der Eingänge von NAND-Gliedern 27a, 27b bzw. 27c angelegt, während die Ausgänge A, B und C an einen der Eingänge von UND-Gliedern 28a, 28b bzw. 28c angelegt werden.

Das binärkodierte Eingangssignal wird an Eingangssignalanschlüsse 29a bis 29e angelegt und Signale an den Anschlüssen 29a bis 29c werden über Inverter 30a, 30b und 30c an die anderen Eingänge der UND-Glieder 27a, 27b bzw. 27c und unmittelbar an die anderen Eingänge der UND-Glieder 28a bis 28c angelegt. Die Ausgänge der UND-Glieder 27a bis 27c und 28a bis 28c sind mit einem gemeinsamen Anschluß 31 verbunden, welcher wiederum mit einem Eingang eines UND-Glieds 32 verbunden ist, dessen anderer Eingang mit dem Ausgang Q₂ des Flip-Flops 26 verbunden ist. An dem Anschluß 31, der in Zeile H in Fig. 4 dargestellt ist, wird ein 1-Bit-Impuls in einem Zeitintervall a entsprechend den Eingangssignalen an den Anschlüssen 29a, 29b und 29c verschoben. Der Ausgang des UND-Glieds 32 wird mittels eines Inverters 33 invertiert, wie in Zeile I in Fig. 4 dargestellt ist, und wird an den Eingang R eines RS-Flip-Flops 34 angelegt, an dessen Eingang S das Eingangssignal S (siehe Zeile 4 in Fig. 4S) des RS-Flip-Flops 26 angelegt wird. Ein Ausgang Q, des Flip-Flops 34 ist in Zeile Qx in Fig. 4 dargestellt. Hieraus ist zu ersehen, daß die Im-

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pulsdauer des Signals Q^ sich entsprechend den Eingangssignalen an den Anschlüssen 29a, 29b und 29c ändert.

Die Ausgänge A und B der Flip-Flops 19a und 19b werden an den einen Eingang von UND-Gliedern 27d bzw. 27e angelegt, und die Ausgänge A und B der Flip-Flops 19a und 19b werden an einen der Eingänge von UND-Gliedern 28d bzw. 28e angelegt. Die Eingangssignale an den Anschlüssen 29d und 29e werden über Inverter 3Od und 3Oe an die anderen Eingänge der UND-Glieder 27d und 27e und unmittelbar an die anderen Eingänge der UND-Glieder 28d und 28e angelegt. Die Ausgänge der UND-Glieder 27d, 28d, 27e und 28e sind mit einem gemeinsamen Anschluß 35 verbunden, um einen ODER-Ausgang an einen Eingang eines UND-Glieds 36 abzugeben, dessen anderer Eingang mit dem Ausgang Q₂ des RS-FIips-Flops 26 verbunden ist. Wie der Ausgang an dem Anschluß 31 wird auch der Ausgangsimpuls an dem Anschluß 35 in einem Intervall b entsprechend den Eingangssignalen an den Anschlüssen 29d und 29e verschoben, wie in Zeile J in Fig. 4 dargestellt ist. Der Ausgang des UND-Glieds 36 wird mittels eines Inverters 37 invertiert und an einen Eingang R eines Flip-Flops 38 angelegt, wie in Zeile K in Fig. 4 dargestellt ist, während der Eingang R an dem RS-Flip-Flop 26 an einen Eingang S angelegt wird (siehe Zeile R in Fig. 4). Der Ausgang Q^ des Flip-Flops 38 ist in der Zeile Q^ in Fig. 4 dargestellt und hat eine Impulsdauer, die sich entsprechend dem Eingangssignal ändert. In Fig. 5 sind die Ausgänge an den Ausgängen Q, und Qj, der Flip-Flops 34 und 38 zusammen mit den unten noch zu beschreibenden Signalen nochmals dargestellt. Das heißt, ein Zähler aus drei T-Flip-Flops 19a, 19b und I9c_fder abwechselnd

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zwei oder drei Bits zählt, gibt den Ausgang Q,, der drei Bits entspricht, und den Ausgang Q^ab, der zwei Bits entspricht.

Die Ausgänge Q, und Q^ der RS-Flip-Flops 34 und 38 werden an ein NOR-Glied 39 angelegt, das wiederum den in Zeile L in Fig. 5 dargestellten Ausgang über einen Widerstand 40 an die Basis eines Schalttransistors 41 abgibt. Der Emitter des Schalttransistors 41 ist geerdet, während der Kollektor über einen Widerstand 42 mit einem Gleichspannungsanschluß 43 verbunden ist. Der Ausgang Q^ des RS-Flip-Flops 38 ist auch über einen Widerstand 44 mit der Basis eines zweiten Schalttransistors 45 verbunden, dessen Emitter geerdet und dessen Kollektor über einen Widerstand 46 mit dem Kollektor des ersten Schalttransistors verbunden ist. Eine Verbindung zwischen den Widerständen 42 und 46 und dem Kollektor des Transistors 41 ist über eine Glättungsschaltung 48 mit einem Ausgangsanschluß 49 verbunden.

Wenn die Ausgänge Q, und Q^, selbst addiert und geglättet würden, könnte kein Ausgang erhalten werden, der einem Eingangssignal aus fünf Bits entspricht. Infolgedessen müssen sie addiert werden, nachdem sie bewertet sind. Deswegen sind auch die Widerstände 42 und 46 mit entsprechenden Widerstandswerten R_x. und R~ vorgesehen.

In Fig. 5 sind die Schaltausgänge mit M_Q bis M₁- bezeichnet. Eine Amplitude A hängt von einer Spannung der GleichspannungsVersorgung ab, und das Verhältnis zwischen A und B hängt von einem

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Verhältnis zwischen den Widerstandswerten R_x, und Rp ab. Das

heißt: _D

²
B/A = i/2^m =

wobei m = einer Anzahl Bits ist, die ausgewählt sind, um den Ausgang Q^ zu erzeugen, und R^S?R^ + R₂ ist.

Wenn daher der Transistor 45 in leitendem Zustand ist, ist die Amplitude der Spannung an der Verbindung 47 gegeben durch

+ R₂

wobei E die Spannung der Gleichspannungsversorgungsquelle ist.

Die in den Zeilen M₀ bis M,- in i'ig. 5 dargestellten Wellenformen entsprechend dem EingangssignalO; das heißt (0,0,0,0,0), die an die Eingangsanschlüsse 29a bis 29e angelegt sind; dem Eingangssignal 1, deö heißt (0,0,0,0,1); dem Eingangssignal 2, d.h. (0,0,0,1,0); dem Eingangssignal 3, das heißt (0,0,0,1,1); und dem Eingangssignal 4, das heißt (0,0,0,1,0,0) sowie dem Eingangssignal 5_? das heißt (0,0,1,0,1).

Der Ausgang des NOR-Glieds $9» an welchem die Ausgänge Q, und Q^ von den RS-Flip-Flops $4 und 38 angelegt sind, wird an die Basis des ersten Schalttransistors 41 angelegt, um zu verhindern, daß letzterer in leitenden Zustand gesteuert wird, wenn der zweite Schalttransistor 45 sich in leitendem Zustand befindet. Wenn sowohl der erste als auch der zweite Schalttransistor 41 und 45 abgeschaltet sind, beträgt die Spannung an dem Verbindungspunkt 47 E,und da in der bevorzugten Ausführungsform m ~ 2 ist,

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gilt R

^H2 -E

R ^

Β/Α = - ¹ ^d ²

^E - R₁ + R₂ " 4 folglich ist R₁ = 3 R₂*

Die Spannung an der Verbindung 47 wird durch die Glättungsschaltung 48 geglättet, so daß ein dem digitalen Eingangssignal entsprechendes, analoges Signal an dem Ausgangsanschluß 49 erhalten werden kann.

Wie oben ausgeführt, kann gemäß der Erfindung ein 5-Bit-(ri-Bit) DA-Umsetzer aus einer Anzahl n-m = 5 - 2 = 3 T -Flip-Flops, drei RS-Flip-Flops und einem zusätzlichen T-Flip-Flop aufgebaut werden. Bis jetzt ist ein digitales Eingangssignal beschrieben worden, das aus fünf Bits besteht; selbstverständlich kann jedoch auch ein DA-Umsetzer, der ein digitales Eingangssignal verarbeiten kann, das aus irgendeiner beliebigen Anzahl Bits besteht, in einer Weise aufgebaut werden, die im wesentlichen dem vorbeschrxebenen Aufbau entspricht. Beispielsweise kann ein DA-Umsetzer mit η = 14 und m = 4 aus 10 T-Flip-Flops, drei RS-Flip-Flops und einem T-Flip-Flop aufgebaut werden, wobei ein UND-Glied 22 zwischen das m-te und das (m+i)-te-Flip-Flop geschaltet ist. Während der herkömmliche, in Fig. 1 dargestellte DA-Umsetzer für 14 Bit 14 T-Flip-Flops und ein RS-Flip-Flop, insgesamt also 15 Flip-Flops erfordert, sind bei dem DA-Umsetzer gemäß der Erfindung nur · erforderlich, so daß die (Erstehungs-) Kosten allein durch die Verminderung der Anzahl an Flip-Flops erheblich herabgesetzt werden können. Infolge-

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dessen ist die Erfindung insbesondere dann vorteilhaft, wenn η kleiner als 14 ist. Wenn η = 14 ist, gilt

T = V2^m = 1/2⁴ = 1/16

so daß R^ = 15 R₂ ist.

Wenn die Ausgangsfrequenz am Ausgangsanschluß 47 im Hinblick auf die Ansprechzeit der Filter- oder Glättungsschaltung 48 auf 61 Hz festgesetzt ist, kann die Frequenz der Taktimpulse gegenüber der herkömmlichen Frequenz von 1 MHz auf 250 kHz das heißt stark herabgesetzt werden. Folglich kann der DA-Umsetzer gemäß der Erfindung aus herkömmlichen P-Kanal MOS-Feldeffekttransistoren aufgebaut werden. Wenn die Frequenz der Taktimpulse auf 1MHz festgelegt wird, beträgt die Frequenz des Ausgangssignales 244 Hz, so daß eine im Aufbau kompakte Glättungsschaltung verwendet werden kann.

Die Ausgänge der Flip-Flops 19 vor und hinter dem UND-Glied 22 werden alle an NAND-Glieder 22 und 23 angelegt. In der vorbeschriebenen, bevorzugten Ausführungsform folgt nur ein Flip-Flop 19c auf das UND-Glied 22; wenn jedoch eine Anzahl T-Flip-Flops auf das UND-Glied 22 folgt, werden ihre Rücksetzeingänge an die UND-Glieder 20 und 23 angelegt.

Gemäß der Erfindung ist somit ein DA-Umsetzer geschaffen, der im Aufbau sehr einfach ist und dessen Ausgangsfrequenz erhöht werden kann, während die Taktxmpulsfrequenz gesenkt werden kann.

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Infolgedessen ist die Erfindung besonders vorteilhaft anwendbar, wenn ein digitales Eingangssignal aus einer großen Anzahl Bits besteht.

Patentansprüche

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Claims

Patentansprüche

1. Digital-Analog-Umsetzer., dadurch gekennzeichnet, daß

ein Zähler aus einer Anzahl (n - m)-Flip-Flops (19a bis 19c), wobei η > m ist, so ausgelegt ist, daß er einen Ausgang, der aus m-Bits besteht_/und einen Ausgang, der aus(n-m) Bits besteht, abgeben kann, wobei die Ausgänge mit m-Bits und (n-m) Bits gewertet und addiert werden, um einen Ausgang mit η-Bits zu erhalten, welcher geglättet wird, um dann einen Gleichspannungsausgang zu erhalten.

2. Digital-Analog-Umsetzer nach Anspruch 1, dadurch g ekennzeichnet, daß eine Amplitude A des Ausgangs für (n - m) Bits und eine Amplitude B des Ausgangsfür m-Bits so gewertet sind, daß ihr Verhältnis B/A = 1/2^m sein kann.

3. Digital-Analog-Umsetzer nach Anspruch 1, dadurch g ekennzeichnet, daß ein UND-Glied (22) zwischen das m-te(i9b) und das (m + i)-teFlip-Flop (19c) des Zählers geschaltet ist, daß der Ausgang des m-ten Flip- Flops (19b) mit einem Eingang des UND-Glieds (22) verbunden ist, dessen Ausgang mit dem Eingang des (m +i)-ten Flip-Flops (19c) verbunden ist, daß die Ausgänge (A, B) des ersten (19a) bis m -ten Flip-Flops (19b) mit den Eingängen eines ersten NAND-Glieds (23)ver-bunden sind, während die Ausgänge (C) des (m + i)-ten (19c) bis letzten Flip-Flops mit den übrigen Eingängen des NAND-Glieds (20) verbunden sind, und daß der Ausgang des NAND-Glieds (20) mit dem Eingang eines weiteren Flip-Flops (21) verbunden ist, dessen

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Ausgang mit dem anderen Eingang des UND-Glieds (22) verbunden ist, wobei abwechselnd Ausgänge mit m Bits und (n -m) Bits erhalten werden können.

4. Digital-Analog-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß ein Ausgang von einem ersten ODER-Glied (32), an welchem die Ausgänge, welche zur Durchführung einer Folge von logischen Operationen der Ausgänge von einerAnzahl (n - m) Flip-Flops in dem Zähler erhalten sind, bzw. Bitsignale eines digitalen Eingangssignals angelegt sind, das an (n -m)-■^ingangssignale angelegt ist, erhalten wird, um den (n - m)-Bit-Ausgang zu sperren, und daß ein Ausgang von einem zweiten ODER-Glied (36), an welchem die Ausgänge, die zur Durchführung einer Folge von logischen Operationen der Ausgänge von dem ersten bis m -ten Flip-Flop in dem Zähler erhalten sind, bzw. Bitsignale des digitalen Eingangssignals angelegt sind, das an m Eingangsanschlüsse angelegt ist, erhalten wird, um den m-Bitausgang zu schaffen.

5. Digital-Analog-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgange (Ä, B) von dem ersten (19a) bis m-ten Flip-Flop (19b) in dem Zähler, wobei die Ausgänge eine Polarität haben, die der der Ausgänge (A, B) entgegengesetzt ist, die an das erste NAND-Glied (20) angelegt sind, und die Ausgänge von dem (m+i)-ten bis letzten Flip-Flop (19c) in dem Zähler, wobei die Ausgänge eine Polarität haben, die zu der der Ausgänge (C) entgegengesetzt ist, die an das erste NAND-Glied (20) angelegt sind, an ein zweites NAND-Glied (23) angelegt werden, daß der Ausgang des zweiten NAND-Glieds (23)

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und ein Paar Ausgänge mit entgegengesetzter Polarität von den zusätzlichen Flip-Flop (21) an ein Paar NAND-Glieder (24,2$) angelegt v/erden, daß die Ausgänge von dem Paar NAND-Glieder (24,25) an die S-Anschlüsse eines Paars von SS-Flip-Flops (34, 33) angelegt werden, daß ein Ausgang von den ersten ODER-Glied (23) erhalten wird, um einen (n - m)Bit-Au3gang zu schaffen, wobei die Ausgänge, die zur Durchführung einer Folge von logischen Operationen der Ausgänge von (n - m)Flip-Flop3 in den Zähler erhalten werden, bzw. Bitsignale eines digitalen Eingangssignals, das an einer Anzahl von (n - m)Eingangsanschlüssen erhalten wird, an das erste ODER-Glied (32) angelegt werden, daß ein Ausgang von dem zv/eiten ODER-Glied (36) erhalten wird, um den in Bit-Ausgang zu schaffen, v/obei die Ausgänge, die zur Durchführung einsr Folge von logischen Operationen derAusgänga von dem ersten (19a) bis m -ten Flip-Flop (i9b) in dem Zähler erhalten werden, bzw. Bitsignale des digitalen Singangssignals, das an eine Anzahl von m-Eingangsanschlüsse angelegt wird, an dem zv/eiten ODEH-Glied (36) erhalten werden, und daß die (n-a) Bit und die π Bit-Ausgänge an die Anschlüsse B des Paar3 RS-Flip-Flops (34,38) angelegt werden, wobei ein Rechteckwellen-

foraisignal', dessen Dauer die Ausgangsimpulse von dem Paar NAND-Glieder (24 25) ^dem (n-m)Bit-Ausgang und den m Bit-Ausgang einschließt _;an den Ausgangsanschlüssen des Paars RS-Flip-Flops (34, 38)erhalten werden können.

6. Digital-Analog-Umsetzer nach Anspruch 5» dadurch gekennzeichnet, daß das Ausgangssignal von dem RS-Flip- Flop (38) an welchem der m Bit-Ausgang angelegt wird, an .die Basis eines ersten Schalttransistors (45) und an ein NOR-Glied (39)angelegt

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wird, daß das Ausgangssignal von dem RS-Flip-Flops (34), an welchem der (n - m) Bit-Ausgang angelegt wird, an das NOR-Glied (39) angelegt wird, daß das Ausgangssignal von dem NOR-Glied (39) an die Basis eines zweiten Schalttransistors (41) angelegt wird, wobei die Emitter der ersten und zweiten Schalttransistoren (45,41) geerdet sind, und der Kollektor des ersten Schalttransistors (45) über einen ersten Widerstand (46) mit dem Kollektor des zweiten Schalttransistors (41) -verbunden ist, eine Verbindung (47) zwischen dem Kollektor des ersten Schalttransistors (45) und dem ersten Widerstand (46) über einen zweiten Widerstand (42) mit Gleichspannung versorgt wird und mit einer Glattungsschaltung (48) verbunden ist, und R,. = (2^m-i) ist, wobei R^ der Widerstandswert des zweiten Widerstands (42) und R2 der Widerstandswert des ersten Widerstands (46) ist.

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