DE1277332B - Schaltungsanordnung zum Speichern von 1-aus-n-Informationen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

H03k

Deutsche Kl.: 21 al-36/18

Nummer: 1277 332

Aktenzeichen: P 12 77 332.9-31 (R 41446)

Anmeldetag: 31. August 1965

Auslegetag: 12. September 1968

Die Erfindung betrifft eine Schaltungsanordnung zum Speichern von aus η digitalen Eingangssignalen von je 1 Bit bestehenden 1-aus-rc-Infonnationen, mit «Paaren von jeweils zwei Eingänge aufweisenden Gattern, die ein Ausgangssignal liefern,, wenn an ihren Eingängen Eingangssignale eines gleichen bestimmten Binärwertes liegen, und gesperrt sind, wenn eines oder mehrere Eingangssignale einen Sperrwert aufweisen, bei welchen an das erste Gatter eines jeden Paares ein Taktsignal sowie je eines der η Eingangssignale und an das zweite Gatter eines jeden Paares Ausgangssignale der übrigen Gatterpaare angelegt sind, und bei welchen eines der Eingangssignale einen Binärwert aufweist, durch welchen das entsprechende Gatter freigetastet wird, während die übrigen Signale den entgegengesetzten Binärwert aufweisen.

Es ist ein sogenannter 1-aus-n-Speicher bekannt, welcher η Flipflops enthält, denen jeweils ein NOR-Gatter vorgeschaltet ist. Jede dieser Speicherstufen ist einem der η Eingangssignale von je 1 Bit zugeordnet, so wobei ein Signal bestimmten binären Wertes eines der Gatter freitastet, während die übrigen Signale entgegengesetzten Wertes die anderen Gatter sperren. An alle Gatter wird gleichzeitig ein Taktsignal angelegt, welches jedoch nur das freigetastete Gatter zum Ansprechen bringt. Zur Löschung bzw. Vorbereitung der Flipflops ist ein zusätzliches Taktsignal erforderlich. Man hat auch schon jedem Flippflops eines derartigen Speichers ein ebenfalls vom Taktsignal angesteuertes zweites NOR-Gatter vorgeschaltet, dessen Eingang mit dem Ausgang des zugehörigen ersten Gatters gekoppelt ist, um ein zusätzliches Taktsignal zu vermeiden. Diese bekannten Speicher werden weiter unten noch naher erläutert werden.

Aus der deutschen Auslegeschrift 1170 001 ist ferner ein statischer Impulszähler bekannt, der aus einzelnen Haupt- und Hilfsspeichern aufgebaut ist. Jeder Speicher besteht aus mindestens zwei UND-Stufen, die eine ODER-NICHT-Stufe ansteuern, welcher jeweils eine NICHT-Stufe nachgeschaltet ist. Ein 1-aus-n-Speicher läßt sich allerdings aus derartigen Speicherstufen nicht ohne weiteres aufbauen.

Die Erfindung bezweckt, einen 1-aus-n-Speicher anzugeben, welcher eine möglichst geringe Anzahl von Bauelementen benötigt.

Eine Schaltungsanordnung der eingangs genannten Art ist erfindungsgemäß dadurch gekennzeichnet, daß die Ausgangsklemmen der Gatter eines jeden Paares jeweils mit einer die logische Summe ihrer Ausgangssignale bildenden Schaltung verbunden sind und daß der Ausgang jeder dieser Schaltungen derart mit je einer Eingangsklemme der zweiten Gatter der jeweils Schaltungsanordnung zum Speichern
von 1-aus-n-Informationen

Anmelder:

Radio Corporation of America,

New York, N. Y. (V. St. A.)

Vertreter:

Dr.-Ing. E. Sommerfeld, Patentanwalt,

8000 München 23, Dunantstr. 6

Als Erfinder benannt:

Carl Macey Wright,

Falls Church, Va. (V. St. A.)

Beanspruchte Priorität:
V. St. v. Amerika vom 31. August 1964
(393 133)

übrigen Gatterpaare gekoppelt ist, daß das zweite Gatter, welches dem durch das Eingangssignal freigetasteten ersten Gatter zugeordnet ist, freigetastet ist, die zweiten Gatter der übrigen Paare dagegen gesperrt sind.

Ein erfindungsgemäßer Speicher zeichnet sich dadurch aus, daß er relativ wenige Bauteile benötigt und dementsprechend einfach und billig im Aufbau ist. Weitere Vorteile einer Schaltungsanordnung gemäß der Erfindung bestehen darin, daß nur eine Gruppe von Taktsignalen benötigt wird und daß zudem die Taktquelle nur verhältnismäßig schwach belastet wird.

Bevorzugte Ausführungsbeispiele der Erfindung werden im folgenden an Hand der Zeichnung näher erläutert; diese zeigt in

Fig. la bis If Symbole und Funktionstabellen von Gattern, die in den folgenden Figuren verwendet werden,

Fig. 2 und 3 Schaltbilder zweier bekannter 1-ausrc-Speicherkreise für η = 3,

Fig.4 ein Blockschaltbild einer unter Verwendung von NOR-Gattern aufgebauten 1-aus-n-Anordnung gemäß einem Ausführungsbeispiel der Erfindung,

Fig. 5 ein Blockschaltbild einer unter Verwendung von UND-Gattern und Invertern aufgebauten ande-

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ren Ausführungsform der Erfindung, ein Eingangssignal das Ausgangssignal des dem Flip-

Fig. 6 ein Blockschaltbild eines Ringzählers ge- flopzugeordnetenanderenNOR-Gatterszugeführtund maß der Erfindung und als zweites Eingangssignal der Taktimpuls TP = 0.

F i g. 7 ein Blockschaltbild eines Ringzählers ge- Die Arbeitsweise der in F i g. 3 dargestellten Schalmäß einem weiteren Ausführungsbeispiel der Erfin- 5 tungsanordnung läßt sich leicht einsehen, wenn man dung. beispielsweise annimmt, daß das Eingangswort ABC

Zur Realisierung der Erfindung können NOR- und etwa 011 lautet. Die Eingangssignal Z? = 1 und UND-Gatter verwendet werden, deren Schaltsymbole "C=I sperren die NOR-Gatter 11, 12, so daß diese in den Fig. la bzw. Ib dargestellt sind. Die neben Gatter Vorbereitungssignale J = 0 bzw. K = 0 an die dem Gattersymbol angegebene Boolsche Gleichung io NOR-Gatter 17 bzw. 18 liefern. Das zweite Eingangsund die in F i g. 1 e angegebene Funktionstabelle be- signal der Gatter 17, 18 ist TP = 0, so daß diese schreiben die Arbeitsweise dieser Gatter. Den Gattern Gatter ansprechen und an die zugehörigen Flipflops werden elektrische Signale zugeführt, die Binärziffern 14 bzw. 15 Rückstellsignale liefern. Z = O stellt ein (Bits) ausdrücken, und die Ausgangssignale der Gat- Vorbereitungssignal für das NOR-Gatter 10 dar. Das ter entsprechen ebenfalls Binärziffern. Die beiden 15 zweite Eingangssignal TP = 0, das diesem Gatter zu-Binärziffern werden durch elektrische Signale unter- geführt wird, läßt dieses Gatter ansprechen, so daß schiedlicher Pegel ausgedrückt. Es kann willkürlich es ein Ausgangssignal L = I sowohl an die Setzangenommen werden, daß ein hoher Signalpegel die klemme des Flipflops 13 als auch an die eine Ein-Binärziffer 1 und ein niedriger Signalpegel die Binär- gangsklemme des NOR-Gatters 16 liefert. Das NOR-ziffer 0 bedeutet. Zur Vereinfachung der folgenden 20 Gatter 16 wird durch das Eingangssignal L = I geErläuterung wird einfach davon gesprochen, daß den sperrt, so daß das Flipflop 13 durch das Signal Gattern bestimmte Bits zugeführt werden, was bedeu- TP = 0 nicht zurückgesetzt wird. Das der Setzten soll, daß den Eingängen der Gatter elektrische klemme S des Flipflops 13 zugeführte Signal L=I Signale zugeführt werden, die die betreffenden Bits setzt das Flipflop 13.
darstellen. 25 Fig. 4 zeigt ein Ausführungsbeispiel der Erfin-

In F i g. 2 ist ein bekannter l-aus-3-Speicherkreis dung, das weniger logische Schaltkreise als die in dargestellt, der drei NOR-Gatter 10, 11, 12 und drei F i g. 2 dargestellte Schaltungsanordnung benötigt Flipflops 13, 14, 15 enthält. Im Betrieb wird zuerst und mit nur einer Gruppe von Taktimpulsen aus-Rückstellklemmen R der Flipflops ein Steuer- kommt. Die Taktimpulse werden nur η Gattern zuge- oder Taktimpuls TPl — 1 zugeführt, um alle Flip- 30 führt, wobei η gleich der Anzahl der Eingangsbits flops zurückzusetzen. Anschließend wird ein zweiter ist, die bei dem vorliegenden Beispiel drei beträgt. Taktimpuls TPl — 0 gleichzeitig mit einem Eingangs- Die Schaltungsanordnung enthält n, also hier drei wort ABC zugeführt. Das fragliche Wort ist in einem NOR-Gatterpaare 20, 22, 24. Jedes Paar umfaßt ein 1-aus-n-Kode dargestellt. Angenommen/iß C sei 100, erstes Gatter 20 α, 22 α bzw. 24 α und zweite Gatter so ist ABC gleich 011. Bei der gleichzeitigen Zufüh- 35 10b, 11b bzw. 14b. Die logische Summe der Ausrung des Taktsignals TP 2 und des Eingangswortes gänge jedes Gatterpaares wird dem zweiten Gatter wird also das NOR-Gatter 10 aufgetastet, und sein der übrigen Gatterpaare zugeführt. So wird also bei-Ausgangssignal setzt das Flipflop 13, während die spielsweise die logische Summe/4j+^₂ = i der NOR-Gatter 11, 12 gesperrt bleiben, da Έ = 1 und Ausgangssignale der Gatter 20 α, 20 δ den zweiten Ό = 1 sind, so daß die Flipflops 14,15 zurückgesetzt 40 Gattern 22 & und 24 b zugeführt. Die logische Summe bleiben. Das gespeicherte Wort ^tBC lautet also 100. B₁-I-B₂ = B der Ausgangssignale des Gatterpaares

Die in F i g. 2 dargestellte Schaltungsanordnung 22 wird den zweiten Gattern 20 b, 24 b zugeführt, und enthält drei NOR-Gatter und drei Flipflops. Bei einer die logische Summe C₁-I-C₂= C der Gatter des speziellen Schaltungsanordnung, die praktisch ver- Paares 24 wird den zweiten Gattern 20 & und 22 & zuwendet wird, enthält jedes Flipflop zwei miteinander 45 geführt. Die Eingangsbits ~Ä~BO werden den ersten über Kreuz gekoppelte NOR-Gatter. Für die in Gattern 20 α, 22 α bzw. 24 α zugeführt. Allen ersten Fig. 2 dargestellte bekannte Schaltungsanordnung Gattern wird außerdem der Taktimpuls TP = 0 zuwerden also insgesamt neun NOR-Gatter benötigt. geführt.

Ein bei manchen Anwendungen störender Nachteil Zur Erläuterung der Arbeitsweise der in F i g. 4

der in Fig. 2 dargestellten bekannten Schaltungs- 50 dargestellten Schaltungsanordnung sei angenommen, anordnung besteht darin, daß zwei Gruppen nicht daß ein spezielles Eingangswort ABC wie 101 gezusammenfallender Taktimpulse benötigt werden, von speichert werden soll. ~Ä=1 und C=I sperren die denen die erste die Flipflops zurücksetzt und die NOR-Gatter 20 α bzw. 24 a. "E = 0 macht das NOR-zweite die Eingangsgatter ansprechbereit macht. Die- Gatter 22 a ansprechbereit. Der Taktimpuls TP — 0 ser Nachteil kann zwar auf Kosten einer Aufwand- 55 wird gleichzeitig mit dem Eingangswort zugeführt, erhöhung vermieden werden, indem man in jeder Der Taktimpuls TP — 0 läßt das Gatter 22 a anStufe noch ein zweites Eingangsgatter verwendet. Die sprechen und ein Ausgangssignal B₁= 1 entstehen, nicht dargestellte Taktimpulsquelle muß dann aber so daß die logische SuHmIeB₁-I-S₂ = S = I ist. gleichzeitig sechs Gatter anstatt nur drei ansteuern. Dieses Ausgangssignal sperrt die NOR-Gatter 20 & Verallgemeinert muß die Taktimpulsquelle bei η Ein- 60 und 246. Da die NOR-Gatter 24 a und 24 & beide gangsbits gleichzeitig 2 η Gatter steuern, wenn ein gesperrt sind, liefern sie die Ausgangssignale C₁ = 0 zusätzliches Eingangsgatter verwendet wird, wie in bzw. C₂ = 0 und die logische Summe C dieser Aus-Fig. 3 dargestellt ist, während bei der in Fig. 2 dar- gangssignale ist dementsprechend 0. Das Ausgangsgestellten bekannten Schaltung nur «Gatter gespeist signal C=O wird dem NOR-Gatter 11b als Vorwerden müssen. 65 bereitungssignal zugeführt. In entsprechender Weise Die drei zusätzlichen Gatter, die oben erwähnt sind auch die NOR-Gatter 22 a, 11b gesperrt, und wurden, sind in Fig. 3 dargestellt und mit 16,17,18 die 0 betragende logische Summe ihrer Ausgangsbezeichnet. Jedem dieser zusätzlichen Gatter wird als signale wird dem NOR-Gatter 11b als Vorbereitungs-

signal zugeführt. Da beide Eingangssignale des NOR-Gatters22ö den WertO haben, spricht das NOR-Gatter 22 b an, so daß B₂ = 1 ist. Das gespeicherte Wort ABC lautet also 010.

Das Eingangswort ABC liegt dauernd an, solange der Taktimpuls TP gleich 0 ist. Wenn alle Eingangssignale abgeschaltet werden, d. h., wenn TP gleich 1 wird und ABC den Wert 111 annehmen, wird das NOR-Gatter 22 α gesperrt. Das zweite Gatter des Paares 22, also das NOR-Gatter 22 b, erhält jedoch weiter die es ansprechen lassenden Eingangssignale A = 0, C = 0, so daß das NOR-Gatter 22 b weiterhin das Ausgangssignal B₂= 1 liefert. Obwohl B₁ nun 0 ist, hat dementsprechend B, das gleich B₁+B₂ ist, den Wert 1. Die Schaltungsanordnung speichert daher weiter das Wort ABC — 010.

Es war oben erwähnt worden, daß die in F i g. 2 dargestellte Schaltungsanordnung bei einer bekannten Datenverarbeitungsanlage mit neun NOR-Gattern aufgebaut ist. Diese Schaltungsanordnung enthält insbesondere neun Transistoren, achtzehn Eingangsdioden, neun Arbeitswiderstände und neunAusgangs-Klemmdioden. Die in F i g. 3 dargestellte Schaltungsanordnung benötigt bei Verwendung derselben Baueinheiten wie in F i g. 2 zwölf Transistoren, vierundzwanzig Eingangsdioden, zwölf Arbeitswiderstände und zwölf Ausgangs-Klemmdioden. Bei dem in F ig. 4 dargestellten Ausführungsbeispiel der Erfindung werden nur sechs Transistoren, zwölf Eingangsdioden, und drei Arbeitswiderstände und drei Ausgangs-Klemmdioden benötigt.

Es sei einmal angenommen, daß die Kosten eines Widerstandes eine Einheit, die einer Diode vier Einheiten und die eines Transistors sechzehn Einheiten betragen. Unter dieser Annahme ergeben sich für die drei oben erwähnten Schaltungsanordnungen die folgenden Bauelementekosten:

F i g. 2 = 261 Einheiten,
Fig. 3 = 348 Einheiten,
Fig. 4 = 159 Einheiten.

der Gatter eines Paares an die zweiten Gatter der anderen Gatterpaare.

Die Arbeitsweise der in F i g. 5 dargestellten Schaltungsanordnung ist ganz analog der Arbeitsweise der in F i g. 4 dargestellten Ausführungsform. Angenommen, das Eingangswort ABC sei 100. In diesem Fall ist das Gatter 30« ansprechbereit, und die Gatter 31 α, 32 α sind gesperrt. Der gleichzeitig mit dem Eingangswort zugeführte Taktimpuls TP = 1

ίο läßt das UND-Gatter 30α ansprechen, so daß dieses das Ausgangssignal A₁= 1 liefert. Der Inverter 34 erzeugt dementsprechend ein Ausgangssignal Z = O, das ein Sperrsignal für die UND-Gatter 31 b, 32 b darstellt. Es sind dementsprechend B = Q und C = O, während Ή = 1 und ü = 1 sind. Die beiden letzten Bits lassen das UND-Gatter 30 b ansprechen, so daß dieses A = I speichert, auch wenn der Taktimpuls TP zu 0 und das Eingangswort ABC gleich 000 werden.

ao Der in F i g. 6 dargestellte Ringzähler zeigt, wie die Prinzipien der vorliegenden Erfindung für den Umlauf eines l-aus-6-Kodes verwendet werden können. Die Schaltungsanordnung enthält NOR-Gatter 40 bis 51 und 60 bis 71. Zwischen jedes NOR-Gatterpaar in der oberen Reihe und das erste NOR-Gatter des entsprechenden Paares in der unteren Reihe sind Inverter 72 bis 77 geschaltet. Die logische Summe der Ausgangssignale der NOR-Gatter jedes Paares in der zweiten Reihe ist Invertern 82 bis 87 zugeführt.

Die Ausgangssignale dieser Inverter werden zu den Eingängen der Gatter der ersten Reihe zurückgeführt, wie noch genauer erläutert wird. Von einer Klemme 90 werden den ersten Gattern der oberen Reihe eine Eingangsrechteckschwingung TP zugeführt, während das Komplement YP dieser Rechteckschwingung über einen Inverter 92 den zweiten Gattern der zweiten Reihe zugeführt wird.

Zur Erläuterung der Arbeitsweise der in F i g. 6 dargestellten Schaltungsanordnung sei angenommen, daß das anfänglich gespeicherte Wort

Prozentual ausgedrückt, betragen die Kosten der in Fig. 4 dargestellten Schaltungsanordnung etwa 60% der Kosten der Schaltungsanordnung gemäß F i g. 2 und etwa 45 % der Kosten der in F i g. 3 dargestellten Schaltungsanordnung. Die in F i g. 4 dargestellte Schaltungsanordnung leistet außerdem das gleiche wie die Schaltungsanordnung der F i g. 3 und hat zusätzlich noch den Vorteil, daß sie für die Taktimpulsquejle eine ebenso kleine Belastung darstellt wie die Schaltung gemäß F i g. 2.

Bei der Beschreibung der Fi g. 4 war erwähnt worden, daß die logische Summe der Ausgangssignale der Gatter jedes Paares den zweiten Gattern der übrigen Gatterpaare zugeführt wird. Um die einzelnen logischen Summen zu erhalten, könnte jeweils ein ODER-Gatter verwendet werden, bei der beschriebenen Schaltungsanordnung wird die ODER-Funktion jedoch jeweils durch die direkte Verbindüng zweier Leitungen, nämlich der Ausgangsleitungen der Gatter eines Paares (z. B. 20 a, 20 b) realisiert.

Fig. 5 zeigt eine weitere Ausführungsform der Erfindung. Die dargestellte Schaltungsanordnung enthält sechs UND-Gatter 30 a, 30 b, 31a, 316, 32 a, 32 b und drei ODER-Gatter 33, 35, 37 sowie drei Inverter 34, 36, 38. Jeder Inverter liefert das Komplement der logischen Summe der Ausgangssignale ABCDEF = 000001

sei. F ist dementsprechend gleich 0. Es sei ferner angenommen, daß die Polarität des ersten Eingangsimpulses W einer 0 entspricht. In diesem Fall wird dann das NOR-Gatter 40 ansprechen. Die übrigen ersten NOR-Gatter 42, 44, 46, 48, 50 werden durch die Signale

gesperrt. Die logische Summe

Crjo + Cr^j, — Cr — 1

der Ausgangssignale der NOR-Gatter 40, 41 stellt ein Sperrsignal für die NOR-Gatter 43, 45, 47, 49, 51 dar. Die Ausgangssignale G₂ bis G₆, die alle gleich 0 sind, halten das Gatter 41 ansprechfähig, so daß dieses Gatter das Ausgangssignal G_{1 b} — 1 speichert. Das Ausgangssignal U₁ = 0 des Inverters 72 wird dem NOR-Gatter 60 als Vorbereitungssignal zugeführt. Wenn sich die Polarität der Eingangsrechteckschwingung in X = 1 ändert, liefert der Inverter 92 ein Ausgangssignal Z = O an die NOR-Gatter 60, 62, 64, 66, 68, 70. Das NOR-Gatter 60 liefert dann ein Ausgangssignal A₁ = 1, so daß A, das A₁+A₂ ist, nun ebenfalls 1 wird. Durch das Signal A = I werden die NOR-Gatter 63, 65, 67, 69, 71 gesperrt. Die Gatter 62, 64, 66, 68, 70 sind ebenfalls gesperrt,

da diese jeweils ein Eingangssignal G = 1 erhalten. Es ist also A = I, während B, C, D, E, F alle gleich 0 sind, wodurch die zweiten NOR-Gatter 61 ansprechen und das Ausgangssignal A — 1 halten. Das Ausgangssignal Z des Inverters 92 ist nun gleich 0 und macht das NOR-Gatter 42 in der oberen Reihe ansprechbereit.

Bei der dritten Halbwelle Y der Eingangsimpulse ändert sich die Polarität erneut (Y = 0). Dies läßt das NOR-Gatter 42 ansprechen, G₂ wird 1 und G₁, G₃, G₄, G₅ und G₆ sind sämtlich 0.

Die oben erläuterte Arbeitsweise kann also kurz folgendermaßen zusammengefaßt werden: Die ursprünglich gespeicherte Bitfolge ist

ABCDEF = 000001. *⁵

Durch die erste Halbwelle der Taktimpulse, während der W = 0 ist, so daß TP = O und TP=I sind, wird das G-Wort zu 100000. Bei der zweiten Halbwelle Z der Eingangstaktimpulse wird TP gleich 1 und TP so gleich 0 und das Wort ABCDEF wird 100000. Durch die dritte Halbwelle Y der Eingangstaktimpulse, während der wieder TP = 0 und TP = 1 sind, ändert sich das G-Wort in 010000. Während der vierten Halbwelle Z der Taktimpulse wird das Wort ABCDEF zu 010000 usw.

Fig. 7 zeigt das Schaltbild eines Ringzähler, bei dem für η = 4 vier NOR-Gatterpaare verwendet werden. Die ersten Gatter der Paare sind mit 110, 112, 114, 116 und die zweiten Gatter der Paare mit 111, 113, 115, 117 bezeichnet. Die logische Summe der Ausgangssignale jedes Gatterpaares wird direkt dem zweiten Gatter aller anderen Gatterpaare zugeführt. Durch Inverter 120, 121, 122,123 werden die Komplemente der logischen Summe der Ausgänge der zugeordneten Gatterpaare jeweils über Verzögerungskreise (TD) 130,131,132 bzw. 133 jeweils den Eingängen des ersten Gatters des nachfolgenden Gatterpaares zugeführt. Dem ersten Gatter jedes Gatterpaares wird eine Eingangsrechteckschwingung TP zugeführt.

Die Verzögerungskreise TD können Verzögerungsleitungen sein. Die Verzögerungsdauer der Verzögerungskreise entspricht wenigstens annähernd der Dauer einer Halbwelle der Eingangsrechteckschwingung TP.

Zur Erläuterung der Arbeitsweise der in F i g. 7 dargestellten Schaltungsanordnung sei angenommen, daß anfänglich das Wort ZBCD = 0001 gespeichert sei, wenn die erste Halbwelle W der Schwingung TP dem Bit 1 entspricht. Während der Halbwelle W sind Z, Έ und ü gleich 1 und sperren die NOR-Gatter 112, 114, 116. Durch das vierte BitD" = 0 wird das NOR-Gatter 110 ansprechbereit gemacht. Bei der nächsten Halbwelle Z ist TP = O, und das NOR-Gatter 110 wird als einziges der ersten Gatter aufgetastet. Die Ausgangssignale B, C, D werden dann zu 0. TJ behält jedoch wegen der durch den Verzögerungskreis 133 bewirkten Verzögerung während der Halbwelle Z den Wert 1 bei. Mit anderen Worten gesagt, erreicht die Änderung des Wertes Π von 0 auf 1 das NOR-Gatter 110 erst nach Beendigung der Halbwelle X.

Das während der ersten Halbwelle X gespeicherte Wort ABCD ist 1000. Es bleibt für die Dauer der Halbwelle X (TP = 0) weiter gespeichert, da das NOR-Gatter 110 durch D~ = 0 weiterhin ansprechen kann. Die Rückführung der Bits S = C = D = O macht das NOR-Gatter 111 während der Halbwelle Z ansprechfähig, während die NOR-Gatter 113, 115, 117 während dieser Halbwelle durch das Bit A = I gesperrt werden. Das NOR-Gatter 112 wird durch Z = O wird während der Halbwelle Z nicht durch ~Ä=0 ansprechbereit gemacht, da der Verzögerungskreis 130 das Eintreffen des Bits Z = O beim NOR-Gatter 112 verzögert.

Während der nächsten Halbwelle Y wird TP zu 1, und keines der ersten Gatter kann ansprechen. Die logische Summe der Ausgangssignale der NOR-Gatter 110, 111 ist jedoch weiterhin A = I, da B = C = D = O sind. Es wird also weiterhin das Wort ABCD = 1000 gespeichert.

Während der nächsten Halbwelle Z wird TP zu. 0, und das NOR-Gatter 112 kann ansprechen. Zu diesem Zeitpunkt liegt am NOR-Gatter 112 auch Z = O an. Das gespeicherte Wort ABCD wird daher zu 0100 usw. Bei jedem Zyklus wird der 1-aus-n-Kode um eine Stufe nach rechts verschoben.

Bei den oben erläuterten Ausführungsbeispielen der Erfindung hatte η die Werte 3, 4 oder 6. Selbstverständlich kann η irgendeinen beliebigen Wert wie 5, 7, 8, 9 usw. haben. Die begrenzenden Faktoren sind bei jeder speziellen Schaltungsanordnung die maximal mögliche Anzahl der Eingänge der Gatter und die maximale Anzahl der durch die Ausgangssignale der Gatter ansteuerbaren nachgeschalteten Gatter. Bei den vorliegenden Schaltungsanordnungen steuert jedes Gatter n—l andere Gatter, und ein Teil der Gatter erhält bis zu n— 1 Eingangssignale. Wenn η eine größere Zahl ist, können selbstverständlich zusätzliche Gatter verwendet werden, um die Anzahl der von einer Stufe verarbeitbaren Eingangssignale bzw. der von dieser Stufe ansteuerbaren Verbraucher zu erhöhen.

Claims (6)

Patentansprüche:

1. Schaltungsanordnung zum Speichern von aus η digitalen Eingangssignalen von je 1 Bit bestehenden 1-aus-n-Informationen, mit η Paaren von jeweils zwei Eingänge aufweisenden Gattern, die ein Ausgangssignal liefern, wenn an ihren Eingängen Eingangssignale eines gleichen bestimmten Binärwertes liegen, und gesperrt sind, wenn eines oder mehrere Eingangssignale einen Sperrwert aufweisen, bei welchen an das erste Gatter eines jeden Paares ein Taktsignal sowie je eines der η Eingangssignale und an das zweite Gatter eines jeden Paares Ausgangssignale der übrigen Gatterpaare angelegt sind, und bei welchen eines der Eingangssignale einen Binärwert aufweist, durch welchen das entsprechende Gatter freigetastet wird, während die übrigen Signale den entgegengesetzten Binärwert aufweisen, dadurch gekennzeichnet, daß die Ausgangsklemmen der Gatter eines jeden Paares (20, 22, 24 in Fig. 4) jeweils mit einer die logische Summe (A, B, C) ihrer Ausgangssignale bildenden Schaltung verbunden sind und daß der Ausgang jeder dieser Schaltungen derart mit je einer Eingangsklemme der zweiten Gatter (20 δ, 22 b, 24 b) der jeweils übrigen Gatterpaare gekoppelt ist, daß das zweite Gatter (226), welches dem durch das Eingangssignal freigetasteten ersten Gatter (22 a) zugeordnet ist, freigetastet ist, die zweiten Gatter der übrigen Paare dagegen gesperrt sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jedem ersten Gatter (20 a, 22 a, 24 a) der NOR-Gatter enthaltenden Gatterpaare gleichzeitig ein dem Binärwert 0 entsprechendes Taktsignal (TP) und eines der η Eingangssignale (Ä, ~B, ü), die bis auf eines dem Wert 1 entsprechen, zugeführt sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß den ersten Gattern (30 a, 31a, 32 a) der UND-Gatter enthaltenden Paare ein dem Binärwert 1 entsprechendes Taktsignal (TP) gleichzeitig mit den η Eingangssignalen (Ä, Ή, C), die bis auf eines dem Wert 0 entsprechen, zugeführt sind (Fig. 5).

4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Taktsignal (TP) allen ersten Gattern während eines ersten Teiles seiner Periode zugegeführt ist und daß alle ersten Gatter während des übrigen Teiles jeder Periode gesperrt sind.

5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß bei Verwendung in einem Ringzähler je eine Anordnung (120 bis 123) zum Erzeugen des Komplements der logischen Summe der Ausgangssignale der einzelnen Gatterpaare (110 bis 117) vorgesehen ist und daß jeder dieser Anord-

nungen ein Verzögerungsglied (130 bis 133) nachgeschaltet ist, dessen Ausgang jeweils mit einem. Eingang des ersten Gatters des nachfolgenden Gatterpaares gekoppelt ist (F i g. 7).

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine zweite Gruppe von jeweils einem Paar (40 bis 51) der ersten Gruppe zugeordneten weiteren η Gatterpaaren (60 bis 71) vorgesehen ist, deren ersten Gattern, von welchen nur das dem ansprechbereiten Gatter der ersten Gruppe zugeordnete Gatter ansprechbereit ist, jeweils die logische Summe (G₁ bis G₆) der Ausgangssignale der zugeordneten Gatterpaare der ersten Gruppe zugeführt ist, daß die logische Summe (A bis F) der Ausgangssignale der Gatterpaare der zweiten Gruppe jeweils an das erste Gatter des auf das entsprechende Gatterpaar der ersten Gruppe folgenden Paares angelegt ist und daß eine Anordnung (92) zum Anlegen des Komplements (TP) des Taktsignals an alle ersten Gatter der zweiten Gruppe vorgesehen ist (Fig. 6).

In Betracht gezogene Druckschriften:
Deutsche Auslegeschriften Nr. 1133 757,
484, 1170 001.

Hierzu 2 Blatt Zeichnungen

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