JPH05250140A

JPH05250140A - データ処理方式

Info

Publication number: JPH05250140A
Application number: JP4051302A
Authority: JP
Inventors: Atsumi Kawada; 篤美川田; Hironori Tanaka; 広紀田中; Hiroki Yamashita; 寛樹山下; Kenji Nagai; 謙治永井; Minoru Yamada; 稔山田; Nobuhiro Taniguchi; 伸博谷口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-10
Filing date: 1992-03-10
Publication date: 1993-09-28
Also published as: DE4304702A1; US5426784A

Abstract

(57)【要約】【構成】シリアルデータが入力され、かつ、シリアルデ
ータのタイミングに同期してパラレルデータを出力する
シフトレジスタ１０を設けると共に、シフトレジスタ１
０からのパラレルデータの各ビット出力を入力するシフ
トレジスタ群を設ける。シフトレジスタ群内のシフトレ
ジスタ２０、２１のビット数をシフトレジスタ１０のパ
ラレルデータの各ビット出力に対応してある条件に設定
し、シフトレジスタ群内のデータ開始信号のビット配置
に対応して、データ開始信号との一致を検出する複数の
一致回路回路１０７、１０８を設けると共に、これら一
致回路１０７、１０８の出力信号により、シフトレジス
タ群からのパラレル出力を選択する回路３０６を設け
る。【効果】受信シリアルデータと同一タイミングの高速動
作を必要とする部分を回路系の一部分のみとし、他の部
分は受信シリアルデータの数倍タイミングで動作させ、
タイミング設計の煩雑さを解消し、制御系論理の実現の
困難さを回避することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ通信等に用いら
れるシリアル／パラレル信号変換に関するものであり、
特にシリアルな入力データから任意の位置でデータの開
始位置等の制御パターンを検出し、その制御信号に従っ
て自己制御しながら、入力データをパラレルデータに変
換し、超高速処理するデータ処理方式に関するものであ
る。

【０００２】

【従来の技術】従来、シリアルデータをパラレルデータ
に変換するためのデータ処理方式としては、例えば、特
開平３−１２４９４に示されているデータ処理方式が知
られている。図５には、従来のシリアルパラレルデータ
変換回路を示す。図６は図５に示したシリアルパラレル
データ変換回路の動作を説明するためのタイミング図で
ある。

【０００３】データ通信等で用いられるシリアルデータ
には、図６に示す受信シリアルデータのように、送られ
てくるデータ自身の中に例えばデータ開始位置を示すデ
ータが含まれている。例えばシリアルで送出されるデー
タビット構成を１０ビットとする。この場合、シフトレ
ジスタ７０１は、１０ビット構成のシフトレジスタで構
成され、その出力は、１０ビットのパラレルデータとな
る。シフトレジスタ７０１の出力である１０ビットのパ
ラレルデータは、レジスタ７０６を介して出力される。

【０００４】入力されるシリアルデータからデータ開始
信号を判別する場合、入力されたシリアルデータは、１
ビットずつシフトされてシフトレジスタ７０１から出力
され、一致回路７０２であらかじめ設定された比較され
るべきデータ開始パターンと逐次比較される。一致回路
７０２は、設定されたデータ開始パターンとシフトレジ
スタ７０１から出力されたデータパターンが一致すると
データ開始信号ＳＴを出力する。データ開始信号ＳＴ
は、フリップフロップ７０３にセットされ、同時に１０
ビットカウンタ７０４をリセットする。１０ビットカウ
ンタ７０４は新規にカウントを始め、１０ビット毎に信
号ＢＩ９を出力する。この信号ＢＩ９とフリップフロッ
プ７０３の出力信号ＤＴ１とがアンド回路７０５に入力
されて、データタイミング信号ＤＴＳが生成される。シ
フトレジスタ７０１から出力されたデータは１０ビット
レジスタにそのまま入力され、タイミング信号ＤＴＳに
同期してレジスタ７０６によってラッチされ、パラレル
データとして出力される。

【０００５】

【発明が解決しようとする課題】上記従来方式では、シ
フトレジスタ７０１に入力されるデータタイミングに従
ってシフトレジスタ７０１にデータを取り込み、また、
その他の一致回路７０２、レジスタ７０６等においても
前記のタイミングで動作させる必要がある。特に後者の
場合、一致回路７０２、ＦＦ７０３、ＡＮＤ回路７０５
と論理段数が３段あることから回路速度はシフトレジス
タ間の転送と比較して３倍必要となり、実現の困難さを
招くことになる。また、７０１，７０６等の全てのシフ
トレジスタがデータ転送速度で動作することが要求さ
れ、高速動作が要求される範囲が回路系全体に広がり、
タイミング設計を広範囲に渡って高精度に行う必要があ
る。

【０００６】このように、上記従来技術は、制御系論理
にタイミング設計の困難さが存在しており、また、回路
系全体にわたってタイミング設計を高精度に行うことが
要求されるが、この点を配慮したシフトレジスタの構成
方法に関しては触れらていない。

【０００７】本発明の目的は、シリアルデータから制御
信号等を検出しながら自己制御機能を有し、かつ、シリ
アルデータをパラレルデータに変換するデータ処理装置
において、高速動作を必要とする部分を回路系全体では
なく、一部分のみとし、タイミング設計の煩雑さを解消
すると同時に、前記制御系論理の実現の困難さを回避し
ようとするものである。

【０００８】

【課題を解決するための手段】本発明によるデータ処理
装置は、上記目的を達成するために、シリアルパラレル
変換を行なうデータ処理装置において、入力シリアルデ
ータのタイミングに同期して入力シリアルデータを順次
シフトさせながらＬビットのパラレルデータに変換して
出力する第１のシフトレジスタと、前記Ｌビットのパラ
レルデータのそれぞれのビット出力が入力され、第１の
シフトレジスタのタイミングよりＬ分周だけ周期が遅い
タイミング信号に同期して第１のシフトレジスタのビッ
ト出力を順次シフトさせながらパラレルに出力するＬ個
の第２のシフトレジスタからなるシフトレジスタ群と、
シフトレジスタ群からの出力を受け、Ｎビットのデータ
を選択的にパラレルに出力する選択回路とを有する。

【０００９】また、本発明のデータ処理装置は、シフト
レジスタ群の出力の所定の出力ビットと予め定められた
ビットパターンとの一致を検出する複数の一致回路と、
一致回路の出力が入力され、選択回路を制御する制御回
路と、制御回路の出力により制御可能なタイミング発生
回路と、タイミング発生回路の出力であるタイミング信
号に基づいて前記選択回路の出力を取り込むパラレルレ
ジスタを有する。

【００１０】

【作用】第１のシフトレジスタは、受信シリアルデータ
を順次取り込み、シフトレジスタ群にパラレルデータを
出力する。シフトレジスタ群は、第１のシフトレジスタ
よりも低速の動作でありながら、第１のシフトレジスタ
から出力されるパラレルデータに対して、いかなるケー
スにおいても、データ開始信号を同時に保持する機能を
有する。これにより、入力シリアルデータに同期した高
速動作を必要とする部分を第１のシフトレジスタのみと
し、他のシフトレジスタ群、制御系論理部等の部分は、
低速で動作させることができ、タイミング設計の煩雑さ
を解消すると同時に、前記制御系論理の実現の困難さを
回避することができる。

【００１１】

【実施例】図１に、本発明によるシリアル／パラレル変
換装置の一実施例を示す。

【００１２】図１において、入力データは、例えば１０
（Ｎ＝１０）ビット構成のシリアルデータであり、シフ
トレジスタ１０に入力される。シフトレジスタ１０は、
２ビット構成とし、フリップフロップ（以下ＦＦと略
す）１０１と１０２で構成される。入力シリアルデータ
は、ＦＦ１０１に入力され、ＦＦ１０１及びＦＦ１０２
は、基準クロックＴ０に同期して入力シリアルデータを
逐次シフトさせながら２ビットのパラレルデータを出力
する。シフトレジスタ１０から出力された２ビットのパ
ラレルデータのそれぞれのビットデータは、シフトレジ
スタ群を構成するシフトレジスタ２０、２１のそれぞれ
に入力される。シフトレジスタ２０は、６個のＦＦ２０
１、２０３、２０５、２０７、２０９、及び２１１で構
成され、ＦＦ１０１から送られてくるシリアルなデータ
を６ビットのパラレルなデータに変換して出力する。ま
た、シフトレジスタ２１は５個のＦＦ２０２、２０４、
２０６、２０８、及び２１０で構成され、ＦＦ１０２か
ら送られてくるシリアルなデータを５ビットのパラレル
なデータに変換して出力する。シフトレジスタ２０、２
１は、タイミング生成回路１０６で生成されたクロック
Ｔ１に同期して入力されるデータを逐次シフトさせ、か
つ、それぞれの構成ビット数に対応してパラレルデータ
を出力する。タイミング生成回路１０６では、基準クロ
ック信号Ｔ０を２分周してシフトレジスタ２０、２１に
供給するクロック信号Ｔ１を生成する。シフトレジスタ
２０、２１からの出力は、シフトレジスタ２０及び２１
を構成するＦＦのうちＦＦ２０２からＦＦ２１１のパラ
レル出力の組からなるグループとＦＦ２０１からＦＦ２
１０のパラレル出力の組からなるグループの２つのグル
ープにまとめられ、選択回路３０５に入力される。ま
た、シフトレジスタ群２０から出力される２つのパラレ
ル出力のグループはそれぞれ一致回路１０７及び１０８
に入力され、データ開始パターンと比較される。一致回
路１０７及び１０８は、それぞれに入力されるシフトレ
ジスタ２０、２１からのパラレル出力とデータ開始パタ
ーンとが一致したときに制御回路３０４に対し検出信号
を出力する。制御回路３０４は、一致回路１０７または
１０８からの検出信号に基づいて選択回路３０５に対し
選択信号ＳＥＬを出力し、選択回路３０５に入力される
シフトレジスタ２０、２１から送られるパラレル出力の
２つのグループの一方を選択する。また、制御回路３０
４は、これと同時にタイミング生成回路１０６に対しト
リガ信号ＴＧＳを出力する。タイミング生成回路１０６
では、トリガ信号ＴＧＳを受けると、入力シリアルデー
タの１０ビットごと即ち基準クロック信号Ｔ０の１０周
期ごとにタイミング信号ＴＰを出力する。選択回路３０
５で選択されたシフトレジスタ２０、２１のパラレル出
力のうちの一方のグループは、パラレルレジスタ３０６
に入力される。パラレルレジスタ３０６ではタイミング
信号ＴＰに従って選択回路３０５からのパラレルデータ
をラッチして出力する。

【００１３】なお、図１において、ＦＦ２０１から２１
１の出力先として示すＡ、Ｂは、それぞれ一致回路Ａ１
０７、一致回路Ｂ１０８に入力されることを示してい
る。

【００１４】次に、図２、３に示すデータのタイミング
図を参照して図１の回路の動作を詳細に説明する。

【００１５】図２は、データ開始信号「１１０１１０１
０００」の先頭ビットでＴ１が「１」となっている状
態、図３は、データ開始信号の２番目のビットでＴ１が
「１」となっている状態を示している。まず、図２のタ
イミング図を用いて動作を説明する。図２において、時
刻ｔ₁の状態を考えると、シフトレジスタ１０におい
て、ＦＦ１０１にデータ「１」が、ＦＦ１０２にはｔ₁
以前の不確定データ「Ｘ」がセットされている。この時
Ｔ１＝１なのでシフトレジスタ１０のＦＦ１０１、１０
２のデータ「１」、「Ｘ」がシフトレジスタ２０のＦＦ
２０１とシフトレジスタ２１のＦＦ２０２にのそれぞれ
にセットされる、次のｔ₂ではシフトレジスタ１０のＦ
Ｆ１０１のデータ「１」がＦＦ１０２へしシフト、ＦＦ
１０１には入力データ「１」がセットされる。この時、
Ｔ１＝０であり、シフトレジスタ２０、２１の状態は変
化しない。つぎにｔ₃でシフトレジスタ１０のそれぞれ
のＦＦには「０」、「１」がセットされる。この時Ｔ１
＝１なのでシフトレジスタ２０のＦＦ２０１、およびシ
フトレジスタ２１のＦＦ２０２には「０」、「１」がセ
ットされＦＦ２０１のデータはＦＦ２０３へシフトし、
ＦＦ２０２のデータはＦＦ２０４へとシフトして、それ
ぞれに「１」、「Ｘ」がセットされる。このようにＴ０
の２倍周期Ｔ１でシフトレジスタ２０、２１は逐次デー
タをシフトさせながら、パラレル出力を一致回路１０
７、１０８に出力し、時刻ｔ₁₁において、ＦＦ２０２か
らＦＦ２１１によりデータ開始信号がパラレルデータと
して出力される。一致回路１０８において、このパラレ
ルデータとあらかじめセットされたデータ開始パターン
との一致が検出されると、一致回路１０８の検出信号を
受けた制御回路３０４は、選択回路３０５に選択信号Ｓ
ＥＬを出力する。選択回路３０５では、一致回路３０４
からの選択信号ＳＥＬを受け、２つの入力グループの
内、ＦＦ２０２からＦＦ２１１より送られるパラレル出
力信号のグループを選択し、パラレルレジスタ３０６に
前記グループのデータが送出されるようにセットする。
また、制御回路３０４の出力であるトリガ信号ＴＧＳ
は、タイミング生成回路１０６にも入力される。タイミ
ング生成回路１０６は、トリガ信号ＴＧＳを受けて、デ
ータ開始信号検出後、入力シリアルデータの１０ビット
ごとに、パラレルレジスタ３０６から変換されたパラレ
ルデータを出力するためのタイミング信号ＴＰを出力す
る。

【００１６】一方、図３においてはデータ開始信号の検
出パターンは図２と同様であるが、その先頭ビットがＴ
１＝０のタイミングで送出された場合を示している。始
まりをｔ₁とすると、シフトレジスタ１０において、Ｆ
Ｆ１０１に「１」のデータが、ＦＦ１０２にはｔ₁以前
の不確定データ「Ｘ」がセットされている。この時Ｔ１
＝０なのでシフトレジスタ２０、２１にはデータはセッ
トされない、次のｔ₂ではシフトレジスタ１０のＦＦ１
０１のデータがＦＦ１０２へシフトし、ＦＦ１０１には
次の入力データ「１」がセットされ、それぞれ「１」、
「１」がセットされる。この時、Ｔ１＝１なので、シフ
トレジスタ２０のＦＦ２０１とシフトレジスタ２１のＦ
Ｆ２０２にそれぞれ「１」、「１」がセットされる、つ
ぎにｔ₃でシフトレジスタ１０のそれぞれのＦＦには
「０」、「１」がセットされ、Ｔ１＝０なのでシフトレ
ジスタ２０、２１の状態は変化しない。次に、ｔ₄でシ
フトレジスタ１０において、それぞれのＦＦには
「１」、「０」がセットされる。この時Ｔ１＝１なので
シフトレジスタ２０のＦＦ２０１、２０２には「１」、
「０」がセットされると同時に、シフトレジスタ２０で
はＦＦ２０１のデータがＦＦ２０３へ、シフトレジスタ
２１ではＦＦ２０２のデータがＦＦ２０４へとシフト
し、ＦＦ２０３、ＦＦ２０４にはそれぞれ「１」、
「１」がセットされる。この場合においては、時刻ｔ₁₀
において、ＦＦ２０１からＦＦ２１０にデータ開始信号
が保持され、ＦＦ２０１からＦＦ２１０の出力が結線さ
れた一致回路１０７から検出信号が出力され、制御回路
３０４からは、選択回路に入力される２グループの内、
ＦＦ２０１からＦＦ２１０の出力で構成されるグループ
を選択するＳＥＬ信号が出力される。以下、図２で説明
したのと同じ動作が実行される。

【００１７】図２からわかるように、シフトレジスタの
ＦＦ１０１、ＦＦ１０２にデータ開始信号の先頭ビット
と、それ以前のビットがそれぞれセットされると、シフ
トレジスタ２０、２１は、シフトレジスタ１０と比較し
て２倍の周期のタイミングで動作しているため、シフト
レジスタ２０、２１で構成されるシフトレジスタ群の出
力の総数が１０ビット構成の場合、データ開始信号の先
頭ビットのタイミングによっては、データ開始信号１０
ビットを同時に保持することが不可能となり、これに伴
って、データ開始信号の検出ができなくなる。また、デ
ータ開始信号検出後においても、データの１０ビット単
位が同時にシフトレジスタ群に保持されることがなくな
り、パラレルレジスタの構成ならびに制御論理が複雑に
なってしまう。このため、本実施例では、図１に示すよ
うに、シフトレジスタ１０の一番目の出力（ＦＦ１０１
の出力）が入力されるシフトレジスタ２０のビット構成
を６ビットに、２番目の出力（ＦＦ１０２の出力）が入
力されるシフトレジスタ２１のビット構成を５ビットに
している。シフトレジスタ群をこのように構成すること
により、シフトレジスタ群内に同時に１０ビット単位の
データ開始信号を保持することができ、シフトレジスタ
群内に保持されたデータ開始信号のビット配置に対応し
た結線を有する一致回路１０７、１０８から制御回路へ
検出信号が出力される。

【００１８】すなわち、シフトレジスタ群内のシフトレ
ジスタのビット数をシリアルデータが入力されるシフト
レジスタからのパラレルデータの各ビット出力に対応し
てある条件に設定し、シフトレジスタ群内のデータ開始
信号のビット配置に対応して、データ開始パターンとの
一致を検出する回路を複数設けると共に、これら複数の
一致検出回路の出力信号により、シフトレジスタ群から
のパラレル出力を選択する機能を設けることで、高速動
作を必要とする部分をシリアルデータが入力されるシフ
トレジスタのみとし、シフトレジスタ群を構成するシフ
トレジスタ、並びに制御系論理部は、より低速で動作さ
せることを可能にすることができる。

【００１９】以上述べた実施例では、データ開始信号の
先頭ビットでＴ１が１となっている状態、あるいは、２
番目のビットでＴ１が１となっている状態を説明した
が、データ開始信号の任意のビットに対してＴ１が１あ
るいは０になっていても上記２つのケースいずれかの状
態に帰着するものであり、本実施例は、発生し得るすべ
てのケースを網羅している。また、本実施例において
は、Ｎ＝１０、Ｌ＝２のケースで説明したが、これらの
値は、任意であってかまわない。

【００２０】図４は他の実施例で、第１のシフトレジス
タの構成が２ビット構成、シフトレジスタ群の各シフト
レジスタの構成を同一とし、ともに６ビット構成のシフ
トレジスタを用いた例である。本実施例に示すように、
シフトレジスタ群内のシフトレジスタの構成が（Ｎ／Ｌ
＋Ｌ−ｋ）のビット構成を最小限満たしていれば、前記
条件式以上のビット構成となっていてもかまわない。

【００２１】

【発明の効果】以上述べたように、本発明によれば、シ
リアルデータから制御信号等を検出しながら自己制御機
能を有し、かつ、シリアルデータをパラレルデータに変
換するデータ処理装置において、受信シリアルデータと
同一タイミングの高速動作を必要とする部分を回路系の
一部分のみとし、その他の部分は受信シリアルデータの
数倍タイミングで動作させることが可能となる。その結
果、タイミング設計の煩雑さを解消すると同時に、制御
系論理の実現の困難さを回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のシリアル／パラレル変換装
置の構成を示す図である。

【図２】本発明の図１に示す実施例の動作原理を示す図
である。

【図３】本発明の図１に示す実施例の動作原理を示す図
である。

【図４】本発明の他の実施例のシリアル／パラレル変換
装置の構成を示す図である。

【図５】従来のシリアル／パラレル変換装置の構成を示
す図である。

【図６】本発明の従来例の動作原理を示す図である。

【符号の説明】

１０、２０、２１…シフトレジスタ、１０１〜１０２、
２０１〜２１２…フリップフロップ、３０１…タイミン
グ発生回路、３０２、３０３…一致回路、３０４…制御
回路、選択回路…３０５、３０６…パラレルレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者永井謙治東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者山田稔東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者谷口伸博神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】

【請求項１】シリアルに入力されるデータをＮビット単
位のパラレルデータとして出力するデータ処理装置にお
いて、入力シリアルデータのタイミングに同期して前記
入力シリアルデータを順次シフトさせながらＬビットの
パラレルデータに変換して出力する第１のシフトレジス
タと、前記Ｌビットのパラレルデータのそれぞれのビッ
ト出力が入力され、前記第１のシフトレジスタのタイミ
ングよりＬ分周だけ周期が遅いタイミング信号に同期し
て前記ビット出力を順次シフトさせながらパラレルに出
力するＬ個の第２のシフトレジスタからなるシフトレジ
スタ群と、前記シフトレジスタ群からの出力を受け、Ｎ
ビットのデータを選択的にパラレルに出力する選択回路
とを有することを特徴とするデータ処理装置。
【請求項２】前記シフトレジスタ群の出力の所定の出力
ビットと予め定められたビットパターンとの一致を検出
する複数の一致回路と、前記一致回路の出力が入力さ
れ、前記選択回路を制御する制御回路と、前記制御回路
の出力により制御可能なタイミング発生回路と、前記タ
イミング発生回路の出力に基づいて前記選択回路の出力
を取り込むパラレルレジスタを有することを特徴とする
請求項１記載のデータ処理装置。
【請求項３】前記シフトレジスタ群からの出力は、デー
タ開始信号が前記第２のシフトレジスタに保持されるビ
ット配置に対応して、前記一致回路に結線されているこ
とを特徴とする請求項２記載のデータ処理装置。
【請求項４】前記一致回路の出力信号は制御回路を通し
て、前記選択回路へ供給されていることを特徴とする請
求項２記載のデータ処理装置。
【請求項５】前記一致回路の出力信号は制御回路を通し
て、前記タイミング生成回路の入力信号となっているこ
とを特徴とする請求項２記載のデータ処理装置。