JP2002542705A - パラレル／シリアル変換する回路装置 - Google Patents
パラレル／シリアル変換する回路装置Info
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- JP2002542705A JP2002542705A JP2000613079A JP2000613079A JP2002542705A JP 2002542705 A JP2002542705 A JP 2002542705A JP 2000613079 A JP2000613079 A JP 2000613079A JP 2000613079 A JP2000613079 A JP 2000613079A JP 2002542705 A JP2002542705 A JP 2002542705A
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- Communication Control (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
回路装置は、パラレルデータをシリアルデータに変換し、このデータストリームの中間記憶領域及びクロック供給に関して記載される。この回路は、パラレルデータストリームが外部から供給されるプロセッサクロックに従い、ビットフレームに記憶され、この記憶されたデータのビット様式走査によってシリアルデータストリームを供給し、このシリアルデータストリームは、第２のビット様式アドレス可能シフトレジスタ（２）の全メモリ位置にパラレルで与えられ、そこに記憶されるデータがシリアルクロックに従って前記レジスタからシリアルに読み取られシリアルデータストリームを供給する第１シフトレジスタ（１）が供給され、第２シフトレジスタ（２）は、有効な記録されたデータを持つ第２シフトレジスタ（２）のメモリセルと、データで新しく書き込まれるべきメモリセルとの間の境界を絶えずマークするレベル指示器を供給するロードシフトレジスタ（３）に割り当てられ、第１シフトレジスタ（１）により供給されるデータの第２シフトレジスタ（２）における記憶は、第２シフトレジスタ（２）の全メモリセルに存在し、第１シフトレジスタ（１）により供給されるビットが、レベル指示器に最も近く、有効なデータで書き込まれるメモリセルに隣接するデータで新しく書き込まれるべきメモリセルに記憶されるやり方で、レベル指示器に従って行われることを特徴とする。
Description
【０００１】
本発明は、パラレルデータストリームをシリアルデータストリームへ変換し、
データストリームの中間記憶領域及びクロック供給に関し、シリアルデータスト
リームをパラレルデータストリームへ逆変換する回路装置に関する。
データストリームの中間記憶領域及びクロック供給に関し、シリアルデータスト
リームをパラレルデータストリームへ逆変換する回路装置に関する。
【０００２】 パラレル／シリアル変換する既知の回路装置において、メモリ制御が必要とさ
れるので、ポインタは次のスタックとして書き込まれるべきスタックを示し、他
のポインタは次のスタックとして読み取られるべきスタックを示す。両方のフィ
ールドへの同時アクセスは不可能である。その上、上記メモリ装置を異なるビッ
トフレーム幅に適応させることは不可能である。すなわち、利用可能なメモリ配
置が完全に利用可能となるわけではない。必要とされるシーケンシャル処理が原
因により、このような装置はそんなに速くない。その上、ソフトウェアを頻繁に
使用、すなわちプロセッサを頻繁に使用する必要があり、これは他のタスクを通
常実行しなければならないプロセッサにとって負担である。
れるので、ポインタは次のスタックとして書き込まれるべきスタックを示し、他
のポインタは次のスタックとして読み取られるべきスタックを示す。両方のフィ
ールドへの同時アクセスは不可能である。その上、上記メモリ装置を異なるビッ
トフレーム幅に適応させることは不可能である。すなわち、利用可能なメモリ配
置が完全に利用可能となるわけではない。必要とされるシーケンシャル処理が原
因により、このような装置はそんなに速くない。その上、ソフトウェアを頻繁に
使用、すなわちプロセッサを頻繁に使用する必要があり、これは他のタスクを通
常実行しなければならないプロセッサにとって負担である。
【０００３】 本発明の目的は、できる限り素早く動作し、最小限のソフトウェア制御を必要
とし、及びビットフレーム幅が関係するかぎり柔軟に使用可能な、パラレル／シ
リアル変換及びシリアル／パラレル変換する回路装置を提供することである。
とし、及びビットフレーム幅が関係するかぎり柔軟に使用可能な、パラレル／シ
リアル変換及びシリアル／パラレル変換する回路装置を提供することである。
【０００４】 パラレル／シリアル変換する回路装置において、本目的は、パラレルデータス
トリームが外部から供給されるプロセッサクロックに依存してビットフレームに
記憶され、この記憶されたデータのビット様式走査(bit-wise scanning)によっ
てシリアルデータストリームを供給し、このシリアルデータストリームがそれに
記憶されるデータがシリアルクロックに依存してシリアルに読み取られる第２の
ビット様式アドレス可能シフトレジスタの全メモリ位置にパラレルで与えられ、
シリアルデータストリームを供給する、第１シフトレジスタが供給され、第２シ
フトレジスタは、有効な記憶データを具備する第２シフトレジスタのメモリセル
とデータで新しく書き込まれるべきメモリセルとの間の境界を絶えずマークする
レベル指示器を供給するロードシフトレジスタに割り当てられ、及び第１シフト
レジスタにより供給された前記第２シフトレジスタにおけるデータの記憶は、第
２シフトレジスタの全メモリセルに存在し、第１シフトレジスタにより供給され
たビットが前記レベル指示器に最も近く、有効なデータで書き込まれたメモリセ
ルに隣接するデータで新しく書き込まれるべきメモリセルに記憶されるやり方で
レベル指示器に依存して行われることで解決される。
トリームが外部から供給されるプロセッサクロックに依存してビットフレームに
記憶され、この記憶されたデータのビット様式走査(bit-wise scanning)によっ
てシリアルデータストリームを供給し、このシリアルデータストリームがそれに
記憶されるデータがシリアルクロックに依存してシリアルに読み取られる第２の
ビット様式アドレス可能シフトレジスタの全メモリ位置にパラレルで与えられ、
シリアルデータストリームを供給する、第１シフトレジスタが供給され、第２シ
フトレジスタは、有効な記憶データを具備する第２シフトレジスタのメモリセル
とデータで新しく書き込まれるべきメモリセルとの間の境界を絶えずマークする
レベル指示器を供給するロードシフトレジスタに割り当てられ、及び第１シフト
レジスタにより供給された前記第２シフトレジスタにおけるデータの記憶は、第
２シフトレジスタの全メモリセルに存在し、第１シフトレジスタにより供給され
たビットが前記レベル指示器に最も近く、有効なデータで書き込まれたメモリセ
ルに隣接するデータで新しく書き込まれるべきメモリセルに記憶されるやり方で
レベル指示器に依存して行われることで解決される。
【０００５】 この回路装置は、中心素子として第１及び第２シフトレジスタを有する。マイ
クロプロセッサにより規定クロックで供給されるパラレルデータは、第１シフト
レジスタへパラレルに書き込まれる。
クロプロセッサにより規定クロックで供給されるパラレルデータは、第１シフト
レジスタへパラレルに書き込まれる。
【０００６】 例えばこのプロセッサクロックから得られるシリアルクロックに依存する場合
、第１シフトレジスタに記憶されるビットは、ビット様式をシリアルに走査され
る、すなわち、フレームのビットが第２シフトレジスタに連続し、且つ個別に送
信される。第２シフトレジスタは、書き込み目的で個別にアドレッシング可能な
メモリセルを有する。各個別ビットに対し、どのメモリセルが前記ビットで書き
込まれるべきであることを自由に決定可能である。この決定を行うために、第２
シフトレジスタは、レベル指示器を有するロードシフトレジスタに割り当てられ
る。これは、例えばこのロードシフトレジスタのメモリセルを介してシフトされ
るビットでもよい。このレベル指示器は、第１シフトレジスタから既にビットで
有効に書き込まれた第２シフトレジスタにおけるメモリセルと、既に書き込まれ
たがその内容はまだ有効でないメモリセルとの間の境界の場所に関する情報を絶
えず供給する。このレベル指示器は、第１シフトレジスタから来るビットで、次
のセルとして書き込まれるべきメモリセルもマークする。第１シフトレジスタか
ら来るビットの記憶は、これによって、このレベル指示器に依存して行われる。
、第１シフトレジスタに記憶されるビットは、ビット様式をシリアルに走査され
る、すなわち、フレームのビットが第２シフトレジスタに連続し、且つ個別に送
信される。第２シフトレジスタは、書き込み目的で個別にアドレッシング可能な
メモリセルを有する。各個別ビットに対し、どのメモリセルが前記ビットで書き
込まれるべきであることを自由に決定可能である。この決定を行うために、第２
シフトレジスタは、レベル指示器を有するロードシフトレジスタに割り当てられ
る。これは、例えばこのロードシフトレジスタのメモリセルを介してシフトされ
るビットでもよい。このレベル指示器は、第１シフトレジスタから既にビットで
有効に書き込まれた第２シフトレジスタにおけるメモリセルと、既に書き込まれ
たがその内容はまだ有効でないメモリセルとの間の境界の場所に関する情報を絶
えず供給する。このレベル指示器は、第１シフトレジスタから来るビットで、次
のセルとして書き込まれるべきメモリセルもマークする。第１シフトレジスタか
ら来るビットの記憶は、これによって、このレベル指示器に依存して行われる。
【０００７】 第２シフトレジスタからデータを読み取ることは、第１シフトレジスタがロー
ドされるクロックとは基本的に独立したシリアルクロックに依存して行われる。
ドされるクロックとは基本的に独立したシリアルクロックに依存して行われる。
【０００８】 この装置は、何らかの形で利用可能であるか又はこの装置内のハードウェアと
して生成される前記クロック信号及びレベル指示器のみに依存するので、ハード
ウェアに基づいて動作する特殊な利点を有する。これによって、この装置は最小
限のプロセッサの使用を必要とするので、パラレルデータが生じるプロセッサは
、この負担から開放される。更に、メモリのメモリエリアにおける同時の書き込
み及び読み取りは不可能であり、既知の装置において生じる待ち時間は無いので
、パラレル／シリアル変換は如何なる中断もすることなく絶えず起こっている。
この装置の動作速度の限界は、装置自身だけでなく、データが供給され、要求さ
れる速度によっても引き起こされる。
して生成される前記クロック信号及びレベル指示器のみに依存するので、ハード
ウェアに基づいて動作する特殊な利点を有する。これによって、この装置は最小
限のプロセッサの使用を必要とするので、パラレルデータが生じるプロセッサは
、この負担から開放される。更に、メモリのメモリエリアにおける同時の書き込
み及び読み取りは不可能であり、既知の装置において生じる待ち時間は無いので
、パラレル／シリアル変換は如何なる中断もすることなく絶えず起こっている。
この装置の動作速度の限界は、装置自身だけでなく、データが供給され、要求さ
れる速度によっても引き起こされる。
【０００９】 請求項２は、簡単な方法で、前記ロードシフトレジスタにおけるレベル指示器
の継続的更新を可能にするこの装置の有利な実施例を説明する。このために、シ
フト信号はカウンタにより生成され、この信号はロードシフトレジスタ及び第１
シフトレジスタに与えられる。このシフト信号に依存して、新しいビットがこの
第１シフトレジスタから読み取られ、書き込まれるべき第２シフトレジスタの次
のメモリセルに書き込まれるとき、ロードシフトレジスタにおけるレベル指示器
のレベルは、この信号によって訂正もされる。メモリセルを書き込んだ後、レベ
ル指示器は、書き込まれるべき次のメモリセルを示す。その上、データが第２シ
フトレジスタからシリアルに読み取られるシリアルクロックは、ビットが第２シ
フトレジスタから読み取られたとき、レベル指示器の対応する訂正を反対に行う
ように、ロードシフトレジスタにも与えられる。この方法で、レベル指示器の断
続的な訂正が新しいビットが読み取られるか又は書き込まれるかに依存して行わ
れる。
の継続的更新を可能にするこの装置の有利な実施例を説明する。このために、シ
フト信号はカウンタにより生成され、この信号はロードシフトレジスタ及び第１
シフトレジスタに与えられる。このシフト信号に依存して、新しいビットがこの
第１シフトレジスタから読み取られ、書き込まれるべき第２シフトレジスタの次
のメモリセルに書き込まれるとき、ロードシフトレジスタにおけるレベル指示器
のレベルは、この信号によって訂正もされる。メモリセルを書き込んだ後、レベ
ル指示器は、書き込まれるべき次のメモリセルを示す。その上、データが第２シ
フトレジスタからシリアルに読み取られるシリアルクロックは、ビットが第２シ
フトレジスタから読み取られたとき、レベル指示器の対応する訂正を反対に行う
ように、ロードシフトレジスタにも与えられる。この方法で、レベル指示器の断
続的な訂正が新しいビットが読み取られるか又は書き込まれるかに依存して行わ
れる。
【００１０】 本発明に係る装置の上述した利点は、請求項３に規定されるような装置が、そ
れに与えられるパラレルビットの多様なフレーム幅も処理を可能にするやり方で
形成されることを更に改良することである。このために、第１シフトレジスタは
、物理ビットフレーム幅として示される最大のビットフレーム幅を必要とするの
と同数のメモリセルを有する。実際に、より小さなパラレルビット、すなわち、
論理フレーム幅が供給されるとき、これらビットは、第１シフトレジスタにパラ
レルでも書き込まれる。しかしながら、初めにビットにより書き込まれないギャ
ップが生じる。第１シフトレジスタにおけるビットを更にシフトする場合、次の
レジスタとして読み取られるべきビットをトラッキングするフレーム論理が提供
される。これを可能にするために、前記メモリセルは、各メモリセルに記憶され
たビットが個々に読み取られるように構成される。シフト信号のクロックが存在
する場合、シフトレジスタは更にシフトされ、フレーム論理も読み取られるべき
次のビットの新しい位置に従って後続する。このビットの読み取りは、前記フレ
ーム論理によって制御され、第２シフトレジスタの全メモリセルにパラレルに供
給される。ここでレベル指示器に依存する記憶が行われる。
れに与えられるパラレルビットの多様なフレーム幅も処理を可能にするやり方で
形成されることを更に改良することである。このために、第１シフトレジスタは
、物理ビットフレーム幅として示される最大のビットフレーム幅を必要とするの
と同数のメモリセルを有する。実際に、より小さなパラレルビット、すなわち、
論理フレーム幅が供給されるとき、これらビットは、第１シフトレジスタにパラ
レルでも書き込まれる。しかしながら、初めにビットにより書き込まれないギャ
ップが生じる。第１シフトレジスタにおけるビットを更にシフトする場合、次の
レジスタとして読み取られるべきビットをトラッキングするフレーム論理が提供
される。これを可能にするために、前記メモリセルは、各メモリセルに記憶され
たビットが個々に読み取られるように構成される。シフト信号のクロックが存在
する場合、シフトレジスタは更にシフトされ、フレーム論理も読み取られるべき
次のビットの新しい位置に従って後続する。このビットの読み取りは、前記フレ
ーム論理によって制御され、第２シフトレジスタの全メモリセルにパラレルに供
給される。ここでレベル指示器に依存する記憶が行われる。
【００１１】 請求項５に規定される本発明の更なる実施例において、この装置は、第２シフ
トレジスタの完全な充填又はこのシフトレジスタの比較的小さな充填を信号で知
らせる２つの信号を供給する。パラレルデータを供給する装置がこれによって制
御される。
トレジスタの完全な充填又はこのシフトレジスタの比較的小さな充填を信号で知
らせる２つの信号を供給する。パラレルデータを供給する装置がこれによって制
御される。
【００１２】 原理的には、パラレル／シリアル変換する述べられた装置は、シリアル／パラ
レル変換する同様の装置にも使用されてよい。このために、請求項７に規定され
るようなやり方が好ましくは行われる。
レル変換する同様の装置にも使用されてよい。このために、請求項７に規定され
るようなやり方が好ましくは行われる。
【００１３】 この動作のモードにおいても、ソフトウェアの使用とは実質上無関係な動作の
モードもこの場合には保証され、この装置は如何なる待ち状態又は同じような状
態を必要としないので、同様の利点が得られる。
モードもこの場合には保証され、この装置は如何なる待ち状態又は同じような状
態を必要としないので、同様の利点が得られる。
【００１４】 この動作のモードにおいて、シリアルに供給されたデータは、外部シリアルク
ロックに依存して、第２シフトレジスタに記憶される。これらは、次のビットが
読み取られるべきメモリセルを信号で知らせるレベル指示器で、このシフトレジ
スタのメモリセルからビット様式を再度読み取る。このビットは第１シフトレジ
スタに書き込まれる。記憶されるビットのビットフレーム幅がパラレルで読み取
られる第１シフトレジスタに存在するまで、このプロセスが繰り返される。
ロックに依存して、第２シフトレジスタに記憶される。これらは、次のビットが
読み取られるべきメモリセルを信号で知らせるレベル指示器で、このシフトレジ
スタのメモリセルからビット様式を再度読み取る。このビットは第１シフトレジ
スタに書き込まれる。記憶されるビットのビットフレーム幅がパラレルで読み取
られる第１シフトレジスタに存在するまで、このプロセスが繰り返される。
【００１５】
本発明のこれら及び他の特徴は、以下に説明される実施例から明らかであり、
これら実施例を参照して説明される。
これら実施例を参照して説明される。
【００１６】 本装置は、パラレルストリームＤＰｉｎを入力する第１シフトレジスタ１を有
する。これらパラレルデータは、この装置の物理的構成、すなわち、供給される
パラレルビットの対応する数に従い及びこれ以上この図には示されないメモリセ
ルを有する第１シフトレジスタ１に従って最大のフレーム幅を持ってもよい。し
かしながら、後に記載されるように、この装置はより小さなビットフレーム幅で
動作可能となるように構成される。このより小さなビットフレーム幅は、以後、
論理ビットフレーム幅と呼ばれ、物理ビットフレーム幅がこの論理ビットフレー
ム幅の整数倍となるやり方で大きさがとられるべきである。
する。これらパラレルデータは、この装置の物理的構成、すなわち、供給される
パラレルビットの対応する数に従い及びこれ以上この図には示されないメモリセ
ルを有する第１シフトレジスタ１に従って最大のフレーム幅を持ってもよい。し
かしながら、後に記載されるように、この装置はより小さなビットフレーム幅で
動作可能となるように構成される。このより小さなビットフレーム幅は、以後、
論理ビットフレーム幅と呼ばれ、物理ビットフレーム幅がこの論理ビットフレー
ム幅の整数倍となるやり方で大きさがとられるべきである。
【００１７】 パラレルデータＤＰｉｎは、例えばパラレルデータを供給するコンピュータか
ら生じるクロックμＰＣｌｋに依存して第１シフトレジスタに書き込まれる。
ら生じるクロックμＰＣｌｋに依存して第１シフトレジスタに書き込まれる。
【００１８】 第１シフトレジスタ１に加え、この第１シフトレジスタに記憶されたデータを
個々に、且つビット様式で引き継ぐのに使用される第２シフトレジスタ２が供給
される。ビットが引き継がれた第２シフトレジスタの位置及びメモリセルは、ロ
ードシフトレジスタ３におけるレベル指示器により決定される。これらデータは
、第２シフトレジスタからシリアルで読み取られ、シリアル出力電流を構成する
。
個々に、且つビット様式で引き継ぐのに使用される第２シフトレジスタ２が供給
される。ビットが引き継がれた第２シフトレジスタの位置及びメモリセルは、ロ
ードシフトレジスタ３におけるレベル指示器により決定される。これらデータは
、第２シフトレジスタからシリアルで読み取られ、シリアル出力電流を構成する
。
【００１９】 当該図に示される実施例において、第１シフトレジスタ１は、１６個のメモリ
セルを持つ、すなわち物理ビットフレーム幅が１６である。このシフトレジスタ
は、当該シフトレジスタの入力部ＳＨに与えられる各シフト信号に関し、シフト
クロックが生成され、最後のメモリセル１５のメモリ内容が出力部Ｄ１５から最
初のメモリセル０又はシフトレジスタのデータ入力部Ｑ０にフィードバックされ
るように構成される。
セルを持つ、すなわち物理ビットフレーム幅が１６である。このシフトレジスタ
は、当該シフトレジスタの入力部ＳＨに与えられる各シフト信号に関し、シフト
クロックが生成され、最後のメモリセル１５のメモリ内容が出力部Ｄ１５から最
初のメモリセル０又はシフトレジスタのデータ入力部Ｑ０にフィードバックされ
るように構成される。
【００２０】 フレーム論理４は、第１シフトレジスタ１に割り当てられ、このフレーム論理
は、このシフトレジスタ１においてデータをシフトするのに使用されるシフト信
号と同じシフト信号を入力し、論理フレーム幅を信号で知らせる信号ＦＲも入力
する。各シフトプロセスに関し、フレーム論理４は、次として読み取られるべき
第１シフトレジスタにおけるビットをトラッキングする。このトラッキングが論
理ビットフレーム幅が物理ビットフレーム幅より小さく、必ずしも最後のメモリ
セルが読み取られるべき次の有効ビットが記憶されたメモリセルとはならない場
合に、空のメモリセルが前記第１シフトレジスタに起こるので、このトラッキン
グは論理ビットフレーム幅ＦＲに依存して実行される。
は、このシフトレジスタ１においてデータをシフトするのに使用されるシフト信
号と同じシフト信号を入力し、論理フレーム幅を信号で知らせる信号ＦＲも入力
する。各シフトプロセスに関し、フレーム論理４は、次として読み取られるべき
第１シフトレジスタにおけるビットをトラッキングする。このトラッキングが論
理ビットフレーム幅が物理ビットフレーム幅より小さく、必ずしも最後のメモリ
セルが読み取られるべき次の有効ビットが記憶されたメモリセルとはならない場
合に、空のメモリセルが前記第１シフトレジスタに起こるので、このトラッキン
グは論理ビットフレーム幅ＦＲに依存して実行される。
【００２１】 外部プロセッサクロックμＰＣｌｋ及び論理ビットフレーム幅を示す論理ビッ
トフレーム信号ＦＲが与えられるカウンタ５が供給される。このカウンタは、第
１シフトレジスタに使用され、上述のようにシフト信号として役立つ信号ＳＨＬ
を供給する。このシフト信号は、対応する方法でフレーム論理４にも与えられる
。
トフレーム信号ＦＲが与えられるカウンタ５が供給される。このカウンタは、第
１シフトレジスタに使用され、上述のようにシフト信号として役立つ信号ＳＨＬ
を供給する。このシフト信号は、対応する方法でフレーム論理４にも与えられる
。
【００２２】 この信号ＳＨＬは更に、ロードシフトレジスタ３に与えられる。この信号ＳＨ
Ｌに依存して、ロードシフトレジスタ３におけるレベル指示器の位置は、対応す
る方法で、第１シフトレジスタから第２シフトレジスタへ引き継がれる各ビット
で訂正される。このレベル指示器は、ロードシフトレジスタ３のメモリセルを介
してシフトされる、例えばサンプルビットでもよい。このレベル指示器は、第１
シフトレジスタ１から有効ビットを既に入力したシフトレジスタ２のメモリセル
と、第１シフトレジスタから有効ビットをまだ入力していないシフトレジスタ２
のメモリセルとの間の境界を絶えずマークする。ロードシフトレジスタ３のレベ
ル指示器は、これにより、新しいビットで上書きすべき次のメモリセルであるこ
れらのメモリセルを絶えず信号で知らせる。
Ｌに依存して、ロードシフトレジスタ３におけるレベル指示器の位置は、対応す
る方法で、第１シフトレジスタから第２シフトレジスタへ引き継がれる各ビット
で訂正される。このレベル指示器は、ロードシフトレジスタ３のメモリセルを介
してシフトされる、例えばサンプルビットでもよい。このレベル指示器は、第１
シフトレジスタ１から有効ビットを既に入力したシフトレジスタ２のメモリセル
と、第１シフトレジスタから有効ビットをまだ入力していないシフトレジスタ２
のメモリセルとの間の境界を絶えずマークする。ロードシフトレジスタ３のレベ
ル指示器は、これにより、新しいビットで上書きすべき次のメモリセルであるこ
れらのメモリセルを絶えず信号で知らせる。
【００２３】 対応する方法において、ビットが第２シフトレジスタ２から読み取られるとき
、レベル指示器も訂正されなければならない。このために、ロードシフトレジス
タ３とシフトレジスタ２は、クロック発生器６から生じるシリアルクロックＳＣ
ｌｋを入力する。このクロック発生器６は、プロセッサクロックμＰＣｌｋとデ
ータ要求信号とを入力し、このデータ要求信号は以下に記載する。
、レベル指示器も訂正されなければならない。このために、ロードシフトレジス
タ３とシフトレジスタ２は、クロック発生器６から生じるシリアルクロックＳＣ
ｌｋを入力する。このクロック発生器６は、プロセッサクロックμＰＣｌｋとデ
ータ要求信号とを入力し、このデータ要求信号は以下に記載する。
【００２４】 クロック発生器６により供給されるシリアルクロックＳＣｌｋは、第２シフト
レジスタに記憶されるビットをシリアルに読み取るのに役立つ。これらビットは
、シリアルデータストリームを構成し、当該図に示される実施例において更なる
バッファメモリ７を介してシリアルデータストリームＤＳｏｕｔとして供給され
る。
レジスタに記憶されるビットをシリアルに読み取るのに役立つ。これらビットは
、シリアルデータストリームを構成し、当該図に示される実施例において更なる
バッファメモリ７を介してシリアルデータストリームＤＳｏｕｔとして供給され
る。
【００２５】 更に、読み取られた各ビットに関し、他のビットは従ってシフトレジスタ２に
おいてシフトされ、書き込まれるべき次のメモリセルの位置が従って変化するの
で、このシリアルクロックは、読み取られたビットに従って、ロードシフトレジ
スタ３におけるレベル指示器の位置を訂正するのにも役立つ。
おいてシフトされ、書き込まれるべき次のメモリセルの位置が従って変化するの
で、このシリアルクロックは、読み取られたビットに従って、ロードシフトレジ
スタ３におけるレベル指示器の位置を訂正するのにも役立つ。
【００２６】 結果として、ロードシフトレジスタ３におけるレベル指示器は、第１シフトレ
ジスタから新しいデータで書き込まれるべき次のメモリセルであることを絶えず
信号で知らせる。
ジスタから新しいデータで書き込まれるべき次のメモリセルであることを絶えず
信号で知らせる。
【００２７】 この装置は更に、第２シフトレジスタ２の全メモリセルが満たされるとき、”
メモリフル”信号ＲＦを供給する信号通知論理８を有する。このために、この信
号通知論理は、カウンタ５及びシリアルクロックＳＣｌｋからカウンティング信
号を入力する。その上、論理ビットフレーム幅がこの場合既知であるべき故に、
信号通知論理によって信号で知らされた信号ＦＲは、この論理に与えられる。一
方では、前記信号は第２シフトレジスタからビットが幾つ読み取られたかを信号
で知らせ、他方では、論理フレーム幅に従い、前記装置によりビットが幾つ引き
継がれたかを示すので、これらからメモリレベルが計算可能であり、メモリレベ
ルが小さすぎる場合は、”メモリフル”信号ＲＦが供給される。対応する方法で
、上述のデータ要求信号ＲＲは、第２シフトレジスタ２の充填レベル(filling l
evel)が既定値より下になる、すなわち新しいパラレルデータＤＰｉｎが引き継
がれたときに発生する。
メモリフル”信号ＲＦを供給する信号通知論理８を有する。このために、この信
号通知論理は、カウンタ５及びシリアルクロックＳＣｌｋからカウンティング信
号を入力する。その上、論理ビットフレーム幅がこの場合既知であるべき故に、
信号通知論理によって信号で知らされた信号ＦＲは、この論理に与えられる。一
方では、前記信号は第２シフトレジスタからビットが幾つ読み取られたかを信号
で知らせ、他方では、論理フレーム幅に従い、前記装置によりビットが幾つ引き
継がれたかを示すので、これらからメモリレベルが計算可能であり、メモリレベ
ルが小さすぎる場合は、”メモリフル”信号ＲＦが供給される。対応する方法で
、上述のデータ要求信号ＲＲは、第２シフトレジスタ２の充填レベル(filling l
evel)が既定値より下になる、すなわち新しいパラレルデータＤＰｉｎが引き継
がれたときに発生する。
【００２８】 この装置は特に、如何なる外部ソフトウェア又はマイクロプロセッサ制御も必
要としない利点を有し、これにより、例えばパラレルデータＤＰｉｎを供給する
マイクロプロセッサを負担から解放する。これは、この装置が実質的にハードウ
ェアに基づいて動作することを達成する。その上、この装置において、メモリは
同時に書き込み及び読み取りができないという事実により問題は無いので、パラ
レルデータからシリアルデータへの変換は絶えず実行可能である。
要としない利点を有し、これにより、例えばパラレルデータＤＰｉｎを供給する
マイクロプロセッサを負担から解放する。これは、この装置が実質的にハードウ
ェアに基づいて動作することを達成する。その上、この装置において、メモリは
同時に書き込み及び読み取りができないという事実により問題は無いので、パラ
レルデータからシリアルデータへの変換は絶えず実行可能である。
【００２９】 第１シフトレジスタ１の特殊な構成によって、物理ビットフレーム幅から離れ
る論理ビットフレーム幅も処理可能である。論理ビットフレーム幅が物理ビット
フレーム幅より小さいために、パラレルビットを第１シフトレジスタに読み込ん
だ後、空の又は無効に書き込まれたメモリセルが第１シフトレジスタに存在する
ときでさえ、第１シフトレジスタの最後のメモリセルのデータをこのシフトレジ
スタの第１メモリセルへフィードバックし、及び次の有効ビットがシフト信号Ｓ
ＨＬの各クロックで第２シフトレジスタに書き込まれても、次の有効ビットを絶
えずトラッキングするフレーム論理により達成される。これによって、第２シフ
トレジスタの全メモリセルが十分利用され、不変化シーケンスにおいて再度及び
如何なるギャップも持たずシリアルに読み取られることが達成される。
る論理ビットフレーム幅も処理可能である。論理ビットフレーム幅が物理ビット
フレーム幅より小さいために、パラレルビットを第１シフトレジスタに読み込ん
だ後、空の又は無効に書き込まれたメモリセルが第１シフトレジスタに存在する
ときでさえ、第１シフトレジスタの最後のメモリセルのデータをこのシフトレジ
スタの第１メモリセルへフィードバックし、及び次の有効ビットがシフト信号Ｓ
ＨＬの各クロックで第２シフトレジスタに書き込まれても、次の有効ビットを絶
えずトラッキングするフレーム論理により達成される。これによって、第２シフ
トレジスタの全メモリセルが十分利用され、不変化シーケンスにおいて再度及び
如何なるギャップも持たずシリアルに読み取られることが達成される。
【００３０】 論理ビットフレーム幅の大きさは、シフトクロックＳＨＬを生成するとき、及
びフレーム論理４を用いて有効メモリセルをトラッキングするときに考慮される
。
びフレーム論理４を用いて有効メモリセルをトラッキングするときに考慮される
。
【００３１】 当該図に示される装置は、基本的にシリアル／パラレル変換器にも使用される
。つまり、論理プロセスがほぼ反転する。このとき、シリアルデータはシフトレ
ジスタ２からシリアルで読み取られる。ロードシフトレジスタ３におけるレベル
指示器は、シフトレジスタ１に書き込まれる次の有効ビットを信号で知らせるの
に役立つ。各クロックに関し、シフトレジスタ１におけるビットは、論理又は物
理ビットフレーム幅が達成され、これらビットが第１シフトレジスタからパラレ
ルに読み取り可能となるまで、集められる。この動作のモードにおいても、前記
ビットが第１シフトレジスタによってパラレルに供給される論理ビットフレーム
幅は、物理ビットフレーム幅から離れていてもよい。
。つまり、論理プロセスがほぼ反転する。このとき、シリアルデータはシフトレ
ジスタ２からシリアルで読み取られる。ロードシフトレジスタ３におけるレベル
指示器は、シフトレジスタ１に書き込まれる次の有効ビットを信号で知らせるの
に役立つ。各クロックに関し、シフトレジスタ１におけるビットは、論理又は物
理ビットフレーム幅が達成され、これらビットが第１シフトレジスタからパラレ
ルに読み取り可能となるまで、集められる。この動作のモードにおいても、前記
ビットが第１シフトレジスタによってパラレルに供給される論理ビットフレーム
幅は、物理ビットフレーム幅から離れていてもよい。
【図１】 図１は、パラレルデータストリームをシリアルデータストリーム
に変換する装置のブロック図である。
に変換する装置のブロック図である。
１ 第１シフトレジスタ ２ 第２シフトレジスタ ３ ロードシフトレジスタ ４ フレーム論理 ５ カウンタ ６ クロック発生器 ７ バッファメモリ ８ 信号通知論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 プログ ユルゲン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ 【要約の続き】 １シフトレジスタ（１）により供給されるビットが、レ ベル指示器に最も近く、有効なデータで書き込まれるメ モリセルに隣接するデータで新しく書き込まれるべきメ モリセルに記憶されるやり方で、レベル指示器に従って 行われることを特徴とする。
Claims (7)
- 【請求項１】 パラレルデータストリームをシリアルデータストリームへ変
換し、前記データストリームの中間記憶領域及びクロック供給に関する回路装置
において、前記パラレルデータストリームが外部から供給されるプロセッサクロ
ックに依存してビットフレームに記憶され、この記憶されたデータのビット様式
走査によってシリアルデータストリームを供給し、前記シリアルデータストリー
ムがそれに記憶されるデータがシリアルクロックに依存してシリアルに読み取ら
れるビット様式アドレス可能な第２シフトレジスタの全メモリ位置にパラレルで
、前記シリアルデータストリームを供給する、第１シフトレジスタを具備し、前
記第２シフトレジスタは有効な記憶データを具備する前記第２シフトレジスタの
メモリセルとデータで新しく書き込まれるべきメモリセルとの間の境界を絶えず
マークするレベル指示器を供給するロードシフトレジスタに割り当てられ、及び
前記第１シフトレジスタにより供給された前記第２シフトレジスタにおけるデー
タの記憶は、前記第２シフトレジスタの全メモリセルに存在し、前記第１シフト
レジスタにより供給されたビットが前記レベル指示器の最も近く、有効なデータ
で書き込まれたメモリセルに隣接するデータで新しく書き込まれるべきメモリセ
ルに記憶されるようにレベル指示器に依存して行われることを特徴とする回路装
置。 - 【請求項２】 プロセッサクロック及びビットフレーム幅に従って、前記ロ
ードシフトレジスタ及び前記第１シフトレジスタにシフト信号を供給するカウン
タが供給されるので、前記レベル指示器は、前記第２シフトレジスタに記憶され
る各ビットに従って訂正され、前記第１シフトレジスタが次のビットを供給し、
及び前記ロードシフトレジスタは、各ビットが前記第２シフトレジスタからシリ
アルに読み取られた後、前記レベル指示器を訂正するように、前記シリアルクロ
ックを入力することを特徴とする請求項１に記載の回路装置。 - 【請求項３】 前記第１シフトレジスタの全メモリセルは、個々に読み取り
可能であり、各シフトプロセスに対し、前記第１シフトレジスタの最後のメモリ
セルのビットが前記第１メモリセルに書き込まれ、前記装置が動作する論理ビッ
トフレーム幅であって、前記ビットが第１シフトレジスタにパラレルに物理ビッ
ト幅で与えられ、この物理ビットフレーム幅に従って前記第１シフトレジスタが
メモリセルを有する当該物理ビットフレーム幅とは離れている当該論理ビットフ
レーム幅について、前記パラレルビットの各書き込みプロセスにおいて、多数の
ビットが前記ビットフレーム幅に従って記憶されるやり方でフレーム論理は、前
記論理フレーム幅を前記物理フレーム幅に適合させ、及びシフトプロセスにおい
て、走査すべき次のビットが絶えずトラッキングされ、次の走査プロセスで読み
取られることを特徴とする請求項２に記載の回路装置。 - 【請求項４】 前記第１シフトレジスタにより供給されるビットが記憶され
る前記第２シフトレジスタのメモリセルは、前記レベル指示器に従ってアドレッ
シングされることを特徴とする請求項１に記載の回路装置。 - 【請求項５】 前記第１又は第２シフトレジスタのメモリセルがこれ以上デ
ータを取ることができないとき、前記装置は”レジスタフル(register-full)”
信号を供給し、前記第１及び／又は第２シフトレジスタの既定数のメモリセルが
空であるとき、前記装置はデータ要求信号を供給することを特徴とする請求項１
に記載の回路装置。 - 【請求項６】 前記プロセッサクロック、前記データ要求信号及び他のパラ
メタ、好ましくは所望のボーレート(baud rate)に従って前記シリアルクロック
を発生するクロック発生器を具備することを特徴とする請求項１に記載の回路装
置。 - 【請求項７】 シリアルデータストリームをパラレルデータストリームに変
換し、データストリームの中間記憶及びクロック供給に関する回路装置であって
、前記シリアルデータストリームがシリアルクロックに従って記憶され、これの
メモリセルから、前記記憶されたデータがビット様式で読み取られ、第１シフト
レジスタのメモリセルに記憶され、前記第１シフトレジスタから前記データが外
部プロセッサクロックに依存してビットフーレム様式でパラレルに読み取られ、
パラレル出力データを構成する第２シフトレジスタを具備し、前記第２シフトレ
ジスタは有効な記憶データを持つ第２シフトレジスタのメモリセルとこれらのデ
ータが既に前記第１シフトレジスタに記憶されたメモリセルとの境界を絶えずマ
ークするレベル指示器を供給するロードシフトレジスタに割り当てられ、前記第
２シフトレジスタのデータは、読み取られるべきビットが前記レベル指示器に最
も近く、既に読み取られたデータを具備するメモリセルに隣接するメモリセルか
ら読み取られるように前記レベル指示器に従って読み取られることを特徴とする
回路装置。
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| US20030135291A1 (en) * | 2002-01-11 | 2003-07-17 | Delano Eric R. | Customized ports in a crossbar and method for transmitting data between customized ports and system agents |
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2000
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