JPS62284526A - デ−タ列変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 データ列変換回路において、クロックを計測したカウン
ト値と第２の記憶手段に書込むタイミングを設定する設
定値とを比較して、−敗した時に第１の記憶手段の内容
を第２の記憶手段に書込む様にして、１バイト当りのビ
ット数が変化する並列又は直列データを直列又は並列デ
ータに能率よく変換するものである。

〔産業上の利用分野〕

本発明はデータ列変換回路３例えば１バイト当りのビッ
ト数が異なる並列又は直列データを直列又は並列データ
に変換するデータ列変換回路の改良に関するものである
。

一般に、伝送路を介して多重化されたデータを伝送する
際に１バイト当りのビット数が例えば８゜２．８．２・
・と変化しても、並列又は直列データから直列又は並列
データへの変換が能率的に行われることが必要である。

〔従来の技術〕

第３図は従来例のブロック図を示す。以下、送信部で並
列データを直列データに、受信部で直列データを並列デ
ータに変換し、カウンタ３，１２は３ビツトのカウンタ
（１バイトが８ビツトとする）として、第３図の動作を
説明する。

送信部において、並列データ書込信号がレジスタ１のＬ
Ｄ端子に加えられると、データバスよりの並列データが
レジスタ１に書込まれる。又、カウンタ３は出力データ
（即ち、直列データ）に同期したクロックをカウントし
、カウント値が例えば７になった時にデコーダ４から書
込信号をシフトレジスタ（以下、　ＳＲと省略する）２
のＬＤ端子に加えると共に、初期状態に戻ってカウント
動作を繰り返す。そこで、ＳＲ２にはレジスタｌのデー
タが書込まれ、ここで並列データが直列データに変換さ
れて外部に出力される。

尚、書込信号はフリップフロップ（以下、　ＦＦと省略
する）５にも加えられ、ここから書込可能を示すフラグ
が外部の制御回路（図示せず）に送られるので、ここか
ら並列データ書込信号がレジスタ１に送出されて次の並
列データが書込まれると共に、フラグがリセットされる
。

次に、受信側において、直列データとこのデータから抽
出した同期クロックがＳＲ１０に入力するので、このデ
ータが書込まれる。一方、３ビツトのカウンタ１２はク
ロックをカウントし、カウント値が７の時のデコーダ１
３の出力を書込信号としてレジスタ１１とＦＦ　１５に
加える。

そこで、レジスタ１１にＳＲ１０の並列データが書込ま
れると共に、ＦＦ　１５からフラグが外部の制御回路（
図示せず）に送出されるので、この制御回路からの並列
データ続出信号でオンの状態になった３ステートバツフ
ア１４を介してレジスタ１１から並列データがデータバ
スに送出され、フラグがリセットされる。

〔発明が解決しようとする問題点〕

しかし、上記で説明した様に、カウンタ３と１２はカウ
ント値が７になったら書込信号をＳＲ２又はレジスタ１
１に送出するので、１バイト当りのビット数が例えば８
，２，８．２と変化する場合、送信側ではＳＲ２で２ビ
ツトと次の８ビツトのうちの６ビツトと合わせて８ビツ
トのデータとして送出する。一方、受信側ではレジスタ
１１より（２＋６）ビットと異なるチャンネルのデータ
が混在して出力される。

そこで、チャンネル対応のデータを得る為には例えば外
部の制御回路でチャンネルの組み替えが必要となり、能
率的な変換が難しいと云う問題点がある。

〔問題点を解決する為の手段〕

上記の問題点は第１図に示す様に、データ列変換回路に
おいて、外部よりの設定値と該カウンタのカウント値と
を比較して、一致した時の出力を書込信号として第２の
記憶手段に送出する比較手段１９を付加した本発明のデ
ータ列変換回路により解決される。

〔作用〕

本発明はカウンタ１８のカウント値と、第２の記憶手段
１７に書込むタイミングを設定する設定値とを比較手段
１９で比較して、一致したら、その時点における第１の
記憶手段１６のデータを第２の記憶手段１７に書込む様
にしたので、１バイトが異なるビット数で構成されてい
ても設定値を替えることにより、能率的にデータ列の変
換を行うことができる。

〔実施例〕

第２図は本発明の実施例のブロック図を示す。

尚、全図を通じて同一符号は同一対象物を示す。

以下、第２図で本発明の詳細な説明するが、レジスタ１
６　’　、ＳＲ１６”、は第１の記憶手段１６．５Ｒ１
７’　。

レジスタ１７″゛は第２の記憶手段、カウンタ１Ｂ’。

１８゛°はカウンタ１８、レジスタ１９１　’　、１９
１　”と比較器１９２　’　、　１９２”は比較手段１
９の構成部分である。

送信部において、外部よりのビット故に対応する設定値
２例えば“７”が外部の制御回路（図示せず）よりの書
込信号でレジスタ１９１°に書込まれ、比較器１９２′
に加えられる。ここには、出力データに同期したクロッ
クをカウントするカウンタ１８′のカウント値が加えら
れているので、２つの値が一致すると、ここから出力さ
れた書込信号がＳＲ１？　’に加えられて、レジスタ１
６°の並列データがＳＲ１？　’で８ビツトの直列デー
タに変換されて出力される。

次に、設定値を“ｌ”にすると上記と同様な処理により
５Ｒ１７”より２ビツトの直列データが出力される。

受信部において、入力した直列データが５Ｒ１６”で並
列データに変換されるが、送信部と同様に“７”の設定
値がレジスタ１９１”、　　レジスタ１９２１″を介し
て比較器１９２　”に加えられているので、カウンタ１
８″のカウント値が一致した時に５Ｒ１６″′の内容が
レジスタ１７′°に書込まれ、３ステートバツフア１４
を介してデータバスに出力される。

次に、設定値を“ｌ”にするとカウント値が１になった
時に書込信号がレジスタ１７″に加えられるので、２ビ
ツトの並列データが５Ｒ１６”よりδ込まれて出力され
る。

即ち、■バイト当りのビット数が変化する時は予め、−
レジスタ１９１　’　、１９１°″の値をそのビット数
に設定しておけば所定のビット数のデータが取出せるの
で能率的なデータ列の変換ができる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、１バ°イト当
りのビット数が変化しても並列又は直列データを直列又
は並列データに能率的に変換できると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は従来例
のブロック図を示す。 図において、 １６は第１の記憶手段、 １７は第２の記憶手段、 １８はカウンタ、 １９は比較手段を示す。 刀処谷朗のＲ１理ブロツ２ａ 茅　１　ｚ

Claims (1)

1. 【特許請求の範囲】 入力する並列データ又は直列データを記憶する第１の記
   憶手段（１６）と、書込信号が入力した時に該第１の記
   憶手段に記憶されている並列データを書込んで直列デー
   タ又は並列データで出力する第２の記憶手段（１７）と
   、 該出力する直列データ又は入力する直列データに同期し
   たクロックを計測するカウンタ（１８）とからなるデー
   タ列変換回路において、 外部よりの設定値と該カウンタのカウント値とを比較し
   て、一致した時の出力を書込信号として第２の記憶手段
   に送出する比較手段（１９）を付加したことを特徴とす
   るデータ列変換回路。