JPH01316820A - データ転送速度変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号の転送速度変換に関するもの
である。

（従来の技術） 従来、ディジタル信号の転送速度変換は、書き込み・読
みだし動作がそれぞれ異なった速度で行え、かつ書き込
み・読みだしが同時に行える非同期のデュアルポートメ
モリあるいはレジスタファイルを用いてＦＩＦＯ（Ｆｉ
ｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）を構成することに
より行うような技術が知られている。

即ち、ある周波数ａで入力されたデータをその周波数に
同期した書き込み信号で前記デュアルポートメモリまた
はレジスタファイルに書き込み、書き込まれたデータを
前記周波数ａと異なる周波数すに同期した読みだし信号
で読み出すことによって、ＦＩＦＯ動作が行え、従って
データの転送速度を変換することが可能である。

（発明が解決しようとする問題点） しかしながら従来の手法には、データ転送速度変換を行
なう装置が非同期のデュアルポートメモリまたはレジス
タファイルを用いており、これらはスタティックな記憶
回路で構成されるため、集積回路上に実現する場合同期
式メモリやシングルボートメモリで構成するのに比べ非
常に大きな面積を必要とし、特に非同期メモリを用いて
集積回路上に回路を実現することはタイミング上難しい
という欠点があった。

本発明は上記実情に鑑みてなされたもので、その目的は
単一の周波数に同期して動作するメモリヲ用い非同期の
デュアルポートメモリやレジスタファイルで構成するよ
りも小さな面積で集積回路上にデータの転送速度変換装
置を提供することにある。

（問題点を解決するための手段） 第１図及び第２図は本発明のデータ転送速度変換装置の
ブロック図であり、第１図に示されたデータ転送速度変
換装置は、一定の周波数ａのクロックに同期したメモリ
の読みだし信号を出力する読みだし信号発生装置５と、
前記読みだし信号発生装置に制御されてメモリの読みだ
しアドレスを発生する読みだしアドレス発生装置６と、
前記読みだし信号発生装置の出力信号に同期して、前記
読みだしアドレス発生装置の出力によって指定される読
みだしアドレスからメモリ内のデータを出力するメモリ
１と、前記メモリから出力された１ビットデータをシリ
アルに読み込み、前記周波数ａのクロックに同期してデ
ータをｎビット読み込んだ後読み込んだ信号をパラレル
に出力するシリアル・パラレル変換装置２と、前記周波
数ａより低い周波数すのクロックに同期して、前記シリ
アル、パラレル変換装置のｎビットの出力を読み込み、
前記周波数すに同期してｎビットのデータをシリアルに
出力するパラレル、シリアル変換装置３と、前記シリア
ル・パラレル変換装置がｎビット読み込んだことを示す
信号によってリセットされ、前記パラレル・シリアル変
換装置がｎビット出力したことを示す信号によってセッ
トされ、前記シリアル・パラレル変換装置のデータ入力
及び、前記メモリ読みだし信号発生装置を制御するフラ
グ４とからなることを特徴とする。

また、第２図に示されたデータ転送速度変換装置は、一
定の周波数ａのクロックに同期したメモリの読みだし信
号を出力する読みだし信号発生装置１２と、前記読みだ
し信号発生装置に制御されてメモリの読みだしアドレス
を発生する読みだしアドレス発生装置１１と、前記読み
だし信号発生装置の出力信号に同期して、前記読みたし
アドレス発生装置の出力によって指定される読みだしア
ドレスからメモリ内のｎビットデータを出力するメモリ
７と、前記メモリから出力されたｎビットデータを、前
記周波数ａのクロックに同期して読み込むレジスタ８と
、前記周波数ａより低い周波数すのクロックに同期して
、前記レジスタのｎビットの出力を読み込み、前記周波
数すに同期してｎビットのデータをシリアルに出力する
パラレル・シリアル変換装置９と、前記レジスタがデー
タを読み込んだことを示す信号によってリセットされ、
前記パラレル・シリアル変換装置がｎビット出力したこ
とを示す信号によってセットされ、前記レジスタのデー
タ入力及び、前記メモリ読みだし信号発生装置を制御す
るフラグ１０とからなることを特徴とする。

（作用） 第１図及び第２図を用いて本発明の詳細な説明する。

第１図で、メモリ１には周波数ａのシリアルディジタル
データが格納されている。メモリ１は、メモリアドレス
発生装置６によって示されるアドレスの内容を出力する
。シリアル・パラレル変換装置２はフラグ４がセットさ
れている間メモリ１よりデータを１ビツトづつｎビット
読み、ｎビットの読み込みが終了した時点でフラグ４を
リセットし、ｎビットのパラレルデータをパラレル・シ
リアル変換装置３に出力する。フラグ４がリセットされ
るのでシリアル・パラレル変換装置２はフラグ４が再び
セットされるまで停止する。シリアル・パラレル変換装
置２は周波数ａで動作する。パラレルウリアル変換装置
３は、シリアル・パラレル変換装置２から出力されたｎ
ビットのパラレルデータを人力し、フラグ４をセットす
る。さらに、周波数すでｎビットのデータを１ビツトづ
つ順次出力する。読みだし信号発生装置５は、フラグ４
がセットされているときのみ周波数ａのクロックに同期
したパルスを発生し、この出力信号に同期して読みだし
アドレス発生装置６はメモリ１に読みだしアドレスを出
力する。

周波数ａでのメモリ１への書き込み動作と、周波数ａで
の読みだし動作を交互に行なうには、メモリ１に供給す
るクロックの周波数を２倍の２ａにし、読み込み動作・
書き込み動作をそれぞれ交互に周波数ａで行なえばよい
。よって本発明によって、周波数ａのデータをそれより
低い周波数すのデータに変換することができる。

次に第１図の装置により上記動作が保証されることを説
明する。シリアル・パラレル変換装置２がメモリ１によ
りデータが書き込まれる時間はｎ／ａであり、パラレル
・シリアル変換装置３から読み出される時間は肺である
。周波数すは周波数ａより低い、即ちａ＞ｂ だから ｎ／ａ＜１も であり、つまりｎビットデータがシリアル・パラレル変
換装置２に書き込まれる時間のほうがパラレル・シリア
ル変換装置３から読み出される時間より短い。

従って読み込み時・書き込み時のビットすれとして１ビ
ツトづつ余裕を見て ｎ／ｂ　−ｎ／ａ　＞　１／ａ　＋　１／ｂとなるよう
にｎを選べばパラレル・シリアル変換装置３がｎビット
のデータを出力し終わり、次にシリアル・パラレル変換
装置２からデータを読み込もうとしたときにはシリアル
・パラレル変換装置２にはメモリｌから書き込まれたｎ
ビットのデータが揃っており、上述した動作は保証され
る。また、上述したようにシリアル・パラレル変換装置
２への書き込みはフラグ４がセットされている時のみ周
波数ａのクロックに同期して行なわれるからｎビットだ
け書き込むことができる。逆に言うと １ｎｔ（１／ａ＋１／ｂ）±１ クロックの間シリアル・パラレル変換装置２への書き込
みは行なわれない。ここでｉｎｔは整数をとる関数とす
る。一方パラレル・シリアル変換装置３は連続的に周波
数すのデータを出力することができる。

本発明においては、１ビツトのデータを一旦ｎビットの
データにすることによりデータの処理速度を落とし、さ
らに上記のようにシリアル・パラレル変換装置とパラレ
ル・シリアル変換装置の２段のレジスタを設け、その２
段のレジスタ間でデータ転送速度の差を吸収する事によ
りデータの転送速度を変換できる。またメモリの読みだ
しアドレスをシーケンシャルに増加または減少するよう
に制御する回路を付加することによるＦＩＦＯ動作も可
能となる。

第２図では、メモリ７が１ワードがｎビットのメモリで
あり、フラグ１０がセットされていることを確認した後
ｎビットのデータが一度にレジスタ８に周波数ａに同期
したタイミングで書き込まれる。フラグ１０がリセット
されている間はデータの書き込みは待たされる。パラレ
ル・シリアル変換装置９は、レジスタ８よりデータを入
力したタイミングでフラグ１０をセットし、入力したデ
ータを周波数すで１ビツトずつ出力する。読みだし信号
発生装置１１は、フラグ１０がセットされているときの
み周波数ａのクロックに同期したパルスを発生し、この
出力信号に同期して読みだしアドレス発生装置１２はメ
モリ７に読みだしアドレスを出力する。よって周波数ａ
に同期したｎビットデータが周波数すで出力できる。第
２図では、メモリから読みだされる周波数は、ａ／ｎな
ので、メモリに供給するクロックの周波数はａ、または
それの分周で、メモリへの書き込み、読みだしを交互に
行なうことが可能である。

（実施例） 第３図は、第１図に示した発明の一実施例であり、第４
図は第２図に示した発明の一実施例であり、第３図、第
４図とも８ＭＨｚのデータを６ＭＨｚのデータに変換す
る例を示す図である。

周波数ａが８ＭＨｚ、周波数すが６ＭＨｚであるから式
（１）よりｎ＝８となる。第３図に於て、８段のシフト
レジスタ１４と８進カウンタ１５によって、シリアル・
パラレル変換装置を構成しており、８ビツトレジスタ１
６．８−１セレクタ１７及び８進カウンタ１８によって
パラレル・シリアル変換装置が構成される。アドレス発
生装置はカウンタで構成し、読みだし信号発生装置はＡ
ＮＤゲートで構成している。メモリ１３から出力された
８ＭＨｚの１ビットデータは８段のシフトレジスタ１４
に入力される。８段シフトレジスタ１４は、８ＭＨｚの
クロックに同期して動作しフラグ１９がセットされてい
る間データを読み続ける。一方、８ＭＨｚのクロックに
同期して動作していた８進カウンタ１５のキャリー信号
によってフラグ１９がリセットされる。８進カウンタ１
５もフラグ１９がセットされている間だけカウンタ動作
を行なう。よって、シフトレジスタ１４はデータを８ビ
ット読み込んだ時点でデータの読み込みを停止し、フラ
グ１９がセットされるとデータの読み込みを再開する。

８ビツトレジスタ１６は８進カウンタ１８のキャリー信
号に同期して、シフトレジスタ１４から８ビツトのデー
タをパラレルに読み込む。このとき、８進カウンタ１８
のキャリー信号はフラグ１９をセットする。８−１セレ
クタ１８はレジスタ１６の８ビットデータから８進カウ
ンタ１８の出力に合わせたビット位置の１ビットデータ
を出力する。データを８ビツト出力し終えると８進カウ
ンタがキャリー信号を出力し上記の動作を繰り返す。８
ビツトレジスタ１６及び８進カウンタ１８は６ＭＨｚの
クロックに同期するので８−１セレクタ１７より出力さ
れるデータは６ＭＨｚのデータである。メモリの読みだ
し信号は８ＭＨｚのクロックとフラグ１９の出力の論理
積をとることで得ている。即ち、フラグ１９がセットさ
れている期間だけ８ＭＨｚの矩形波が読みだし信号とし
て伝播される。カウンタ２１は前記読みだし発生装置の
出力信号によってカウンタ動作を行ない、出力がメモリ
１３のアドレスとなる。よって、入力される８ＭＨｚ信
号はデータの時系列順に低アドレスからメモリ１３に格
納される。本実施例の概略の動作タイミング例を第５図
に示す。

作用の項で記したようにレジスタ１６によって次の８ビ
ットデータが読み込まれる前にシフトレジスタ１４は新
しい８ビットデータの書き込みを終了している。第５図
ではメモリの書き込み動作を考慮していない。書き込み
動作を伴う時は、作用で記したようにメモリに供給する
信号を変更する。

本実施例によって８ＭＨｚのデータを６ＭＨｚのデータ
に速度を変換し、メモリ１３のメモリ容量と８段シフト
レジスタ１４の容量と８ビツトレジスタ１６の容量の和
の容量をもつＦＩＦＯ動作を行なうことが可能である。

第４図において、メモリ２２から出力される８ビットデ
ータは、フラグ２７がセットされていれば、８ＭＨｚの
クロックに同期して動く８ビットレジスタ２３に読み込
まれる。フ移グ２７がセットされていなければ、セット
されるまで読み込みを待つ。８ビツトレジスタ２４は８
進カウンタ２６のキャリー信号に同期して、レジスタ２
３から８ビツトのデータをパラレルに読み込む。このと
き、８進カウンタ２６のキャリー信号はフラグ２７をセ
ットする。８−１セレクタ２５はレジスタ２４の８ビッ
トデータから８進カウンタ２６の出力に合わせたビット
位置の１ビットデータを出力する。データを８ビツト出
力し終えると８進カウンタがキャリー信号を出力し上記
の動作を繰り返す。８ビツトレジスタ２４及び８進カウ
ンタ２６は６ＭＨｚのクロックに同期するので８−１セ
レクタ２５より出力されるデータは６ＭＨｚのデータで
ある。メモリの読みだし信号は８ＭＨｚのクロックとフ
ラグ２７の出力の論理積をとることで得ている。よって
、レジスタ２３の内容はレジスタ２４に読み込まれた直
後の８ＭＨｚのクロックの立ち上がりで変更される。カ
ウンタ２８は前記読みだし発生装置の出力信号によって
カウンタ動作を行ない、出力がメモリ２２のアドレスと
なる。よって、入力される８ＭＨｚ信号はデータの時系
列順に低アドレスからメモリ２２に格納される。

さらにメモリ２２の入力に８段のシリアル・パラレル変
換装置を挿入し、シリアル・パラレル変換装置１４のよ
うに８ＭＨｚのクロックに同期するカウンタの出力で制
御することにより８ＭＨｚの１ビットデータを本実施例
に入力することもできる。

また、第３図、第４図ともにシリアル・パラレル変換装
置を８ビツトレジスタと８進カウンタで構成することも
可能である。さらに、第３図、第４図ともパラレル・シ
リアル変換装置をパラレル入力可能な８ビツトシフトレ
ジスタと８進カウンタによって構成することも可能であ
る。

また、パラレル・シリアル変換装置を構成するレジスタ
１６．２４はそれぞれカウンタ１８．２６のキャリー信
号のみを読み込み可能信号としているが、さらにフラグ
１９．２７がリセットされていることを条件に加えても
よい。

（発明の効果） 以上説明したように、本発明によれば、同期式のシング
ルボートメモリを用いてデータの転送速度変換装置、及
びＦＩＦＯを集積回路上に従来の方法によるより小さい
面積で実現でき、また実現された装置は、同期して動作
するためこの装置を用いることにより設計が非常に行い
やすくなり、実用的には極めて有用である。

【図面の簡単な説明】

第１図、第２図は本発明のデータ転送速度変換装置のブ
ロック図、第３図、第４図は本発明の一実施例を示す図
、第５図は本発明の一実施例の動作を説明するためのタ
イミングチャートである。 図において、１．７．１３．２２はメモリ、２はシリア
ル・パラレル変換装置、３，９はパラレル・シリアル変
換装置、８はレジスタ、４．１０．１９．２７はフラグ
、５゜１１は読みだし信号発生装置、２，１２は書き込
みアドレス発生装置、１４はシフトレジスタ、１５．１
８．２６は８進カウンタ、１７．２５は８−１セレクタ
、２１．２８はアドレスカウンタ、１６．２３．２４は
レジスタ。

Claims (2)

【特許請求の範囲】
1. （１）一定の周波数ａのクロックに同期したメモリの読
   みだし信号を出力する読みだし信号発生装置と、前記読
   みだし信号発生装置に制御されてメモリの読みだしアド
   レスを発生する読みだしアドレス発生装置と、前記読み
   だし信号発生装置の出力信号に同期して、前記読みだし
   アドレス発生装置の出力によって指定される読みだしア
   ドレスからメモリ内のデータを出力するメモリと、前記
   メモリから出力された１ビットデータをシリアルに読み
   込み、前記周波数ａのクロックに同期してデータをｎビ
   ット読み込んだ後読み込んだ信号をパラレルに出力する
   シリアル・パラレル変換装置と、前記周波数ａより低い
   周波数ｂのクロックに同期して、前記シリアル・パラレ
   ル変換装置のｎビットの出力を読み込み、前記周波数ｂ
   に同期してｎビットのデータをシリアルに出力するパラ
   レル・シリアル変換装置と、前記シリアル・パラレル変
   換装置がｎビット読み込んだことを示す信号によってリ
   セットされ、前記パラレル・シリアル変換装置がｎビッ
   ト出力したことを示す信号によってセットされ、前記シ
   リアル・パラレル変換装置のデータ入力及び、前記メモ
   リ読みだし信号発生装置を制御するフラグとからなるこ
   とを特徴とするデータ転送速度変換装置。
2. （２）一定の周波数ａのクロックに同期したメモリの読
   みだし信号を出力する読みだし信号発生装置と、前記読
   みだし信号発生装置に制御されてメモリの読みだしアド
   レスを発生する読みだしアドレス発生装置と、前記読み
   だし信号発生装置の出力信号に同期して、前記読みだし
   アドレス発生装置の出力によって指定される読みだしア
   ドレスからメモリ内のｎビットデータを出力するメモリ
   と、前記メモリから出力されたｎビットデータを、前記
   周波数ａのクロックに同期して読み込むレジスタと、前
   記周波数ａより低い周波数ｂのクロックに同期して、前
   記レジスタのｎビットの出力を読み込み、前記周波数ｂ
   に同期してｎビットのデータをシリアルに出力するパラ
   レル・シリアル変換装置と、前記レジスタがデータを読
   み込んだことを示す信号によってリセットされ、前記パ
   ラレル・シリアル変換装置がｎビット出力したことを示
   す信号によってセットされ、前記レジスタのデータ入力
   及び、前記メモリ読みだし信号発生装置を制御するフラ
   グとからなることを特徴とするデータ転送速度変換装置
   。