JPH0934684A - フォーマット変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 フレームフォーマット変換回路に関し、回路
規模が小さく、また配線数が少なくてすむフォーマット
変換回路を提供することを目的とする。 【構成】 有効データ領域と無効データ領域とからなる
直列のデータを入力し、該有効データ領域のデータを順
次所定数の並列のデータに変換して出力する直列／並列
変換手段と、該直列／並列変換手段の出力の並列のデー
タを入力して記憶し、該有効データ領域のデータをすべ
て記憶後、該無効データ領域のデータを入力する期間中
に、該記憶した有効データ領域の並列のデータを出力す
る記憶手段とで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ回路内のインタ
フェース回路等において使用されるフォーマット変換回
路に関し、特に有効信号領域と無効信号領域からなる直
列（シリアル）のデータを入力して、シリアルデータに
含まれる有効信号領域のデータのみを所定の並列（パラ
レル）のデータに変換し、入力データと同じ速度で出力
するフォーマット変換回路に関するものである。

【０００２】

【従来の技術】図２０は一例の有効及び無効信号領域か
らなるシリアルデータを示す図である。図２１は従来例
のフォーマット変換回路の構成図である。図２１におい
て、1-1 〜1-αはシリアルの入力データをｍビットのパ
ラレルデータに変換して出力するシリアル／パラレル変
換回路（Ｓ／Ｐ）である。

【０００３】入力されるシリアルデータは、図２０に示
すように、α×ｍビットの有効信号領域と一定ビット数
の無効信号領域からなる。2-1 〜2-αはそれぞれ該Ｓ／
Ｐ1-1 〜1-αの出力データをラッチするラッチ回路（例
えばフリップフロップ（ＦＦ））である。３は該ラッチ
回路2-1 〜2-αの出力を順に選択して出力する選択回路
（ＳＥＬ）である。

【０００４】図２１において、Ｓ／Ｐ1-1 〜1-αのすべ
てに、図２０に示すような速度がｎビット／秒（ｎ b/
s）の有効信号領域のシリアルデータが入力された後、
これら各Ｓ／Ｐから出力されるｍビットパラレルのデー
タがそれぞれ、タイミングパルスにより同時にＦＦ2-1
〜2-αに入力してラッチされる。

【０００５】そして、ＳＥＬ３でラッチ回路2-α、2-
（α-1) 、・・・、2-2 、2-1 の出力をｍビット単位で
この順に選択し、入力データの速度と同じ速度（ｎ b/
s) で後段の回路に送出する。

【０００６】図２２は従来例のより具体的な回路構成図
であり、図２３はその動作を説明するためのタイムチャ
ートである。図２２において、それぞれ４ビットのＳ／
Ｐ1-1 及び1-2 に図２３の(2) に示すような１〜８のシ
リアルデータが入力された後、これらＳ／Ｐから出力さ
れる各４ビットパラレルのデータ（図２３の(3) の
（）及び（））が、同図の(4) に示すタイミングパ
ルスにより同時にラッチ回路（例えばＦＦ）2-1 及び2-
2に入力してラッチされる（図２３の(5) 参照）。

【０００７】そして、ＳＥＬ３’で選択信号（図２３の
(6))により、ラッチ回路2-2 及び2-1 の出力（１〜４及
び５〜８のデータ）を４ビットパラレルの形でこの順に
選択し、入力データの速度と同じ速度（ｎ b/s) で後段
の回路に送出する( 同図の(7) 参照）。

【０００８】

【発明が解決しようとする課題】しかしながら上述した
回路構成においては、パラレル展開数をｍ、シリアルデ
ータに含まれる有効信号領域のデータビット数を（α×
ｍ）とすると、ｍビットのＳ／Ｐがα個必要となり、ま
た、ラッチ回路として１ビット毎のレジスタを用いると
きには、各ｍビットＳ／Ｐのパラレル出力に対してレジ
スタが（α×ｍ）個、ラッチされたパラレルデータをシ
リアル入力データと同じ速度で選択出力するセレクタが
必要となる。

【０００９】更に、ｍビットＳ／Ｐからラッチするレジ
スタへ接続されるデータ用の配線数が（α×ｍ）本、ク
ロック用の配線数が２（α×ｍ）本と、セレクタへ接続
されるデータ用の配線数が（α×ｍ）本必要となり、接
続配線数の増加と回路の大規模化により配置、配線領域
が圧迫されるという問題がある。

【００１０】本発明は上記問題点を解決するためになさ
れたもので、回路規模が小さく、また配線数が少なくて
すむフォーマット変換回路を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記問題点は、以下の回
路構成によって解決される。 （請求項１） 有効データ領域と無効データ領域とから
なる直列のデータを入力し、該有効データ領域のデータ
を順次所定数の並列のデータに変換して出力する直列／
並列変換手段と、該直列／並列変換手段の出力の並列の
データを入力して記憶し、該有効データ領域のデータを
すべて記憶後、該無効データ領域のデータを入力する期
間中に、該記憶した有効データ領域の並列のデータを出
力する記憶手段とで構成する。

【００１２】（請求項２） 請求項１に記載の記憶手段
は、それぞれにイネーブル端子を有する複数個直列接続
されたフリップフロップ回路により構成され、各イネー
ブル端子には、前記入力データの有効データ領域と無効
データ領域を識別するための識別信号および所定のタイ
ミング信号が加えられ、前記有効データ領域入力時には
該タイミング信号により前記並列のデータが該フリップ
フロップ回路を順次シフトして記憶され、前記無効デー
タ領域入力時には該フリップフロップ回路に記憶された
並列のデータをデータ入力速度で順次出力するように構
成する。

【００１３】（請求項３） 請求項１に記載の記憶手段
は、複数個直列接続されたフリップフロップ回路により
構成され、各クロック端子には、前記入力データの有効
データ領域と無効データ領域を識別するための識別信
号、所定のタイミング信号およびクロックの論理積をと
った結果が加えられ、前記有効データ領域時には該タイ
ミング信号により前記並列のデータが該フリップフロッ
プ回路を順次シフトして記憶され、前記無効データ領域
時には該フリップフロップ回路に記憶されたデータを順
次出力するように構成する。

【００１４】（請求項４） 請求項１に記載のフォーマ
ット変換回路であって、前記直列／並列変換手段と記憶
手段の間に挿入され、前記直列／並列変換手段の出力が
有効データ領域のデータである時はそのまま通過させ、
無効データ領域のデータの時には並列変換数が前記直列
／並列変換手段の出力のそれと同じで予め用意した別の
データを出力する選択手段を設ける。

【００１５】（請求項５） 請求項１に記載のフォーマ
ット変換回路であって、前記直列／並列変換手段と記憶
手段の間に挿入され、前記直列／並列変換手段の出力が
有効データ領域のデータである時はそのまま通過させ、
無効データ領域の時には所定値に固定して出力し、前記
有効データ領域のデータが予め決められた有効データ領
域のビット数よりも少ない場合には、前記有効データ領
域中の有効データの存在しない部分を無効データ領域と
見なして、該無効データ領域と見なした部分は所定値に
固定して出力するマスク手段を設ける。

【００１６】（請求項６） 有効データ領域と無効デー
タ領域とからなる直列のデータを入力し、該有効データ
領域のデータを順次所定数の並列のデータに変換して出
力する直列／並列変換手段と、該直列／並列変換手段の
出力に接続され、それぞれにイネーブル端子を有する複
数個直列接続されたフリップフロップ回路とを有し、各
イネーブル端子には、該入力データの有効データ領域時
は所定のタイミング信号が、前記無効データ領域時は該
所定のタイミング信号の周波数を分周したタイミング信
号が加えられ、該有効データ領域時には所定のタイミン
グ信号により該並列のデータが該フリップフロップ回路
を順次シフトして記憶され、該無効データ領域時には該
フリップフロップ回路に記憶した該有効データ領域のデ
ータを該分周したタイミング信号の速度で順次出力する
ように構成する。

【００１７】（請求項７） 有効データ領域と無効デー
タ領域とからなる直列のデータを入力し、該有効データ
領域のデータを順次所定数の並列のデータに変換して出
力する直列／並列変換手段と、該直列／並列変換手段の
出力に接続され、それぞれにイネーブル端子を有する複
数個直列接続されたフリップフロップ回路とを有し、各
イネーブル端子には、該入力データの有効データ領域時
は所定のタイミング信号が加えられ、各クロック端子に
は、該入力データの有効データ領域時には所定のクロッ
クが、また無効データ領域時には該所定のクロックの周
波数を分周したクロックが加えられ、入力データが有効
データ領域時には該所定のタイミング信号により該並列
のデータが該フリップフロップ回路を順次シフトして記
憶され、該無効データ領域時には該有効データ領域のデ
ータを該分周したクロックの速度で順次出力するように
構成する。

【００１８】（請求項８） 有効データ領域と無効デー
タ領域とからなる直列のデータを入力し、該有効データ
領域のデータを順次所定数の並列のデータに変換して出
力する直列／並列変換手段と、該直列／並列変換手段の
出力に接続され、複数個直列接続されたフリップフロッ
プ回路とを有し、該フリップフロップ回路の各クロック
端子には、該入力データの有効データ領域と無効データ
領域を識別するための識別信号、所定のタイミング信号
および所定のクロック若しくは該所定のクロックの周波
数を分周したクロックの論理積をとった結果が加えら
れ、該入力データが有効データ領域時には、所定のクロ
ックにより該並列のデータが該フリップフロップ回路を
順次シフトして記憶され、該無効データ領域時には、該
所定のクロックの周波数を分周したクロックにより該有
効データ領域の並列のデータを該分周したクロックの速
度で順次出力するように構成する。

【００１９】（請求項９） 有効データ領域と所定レベ
ルに固定された無効データ領域とからなる直列のデータ
を入力し、該有効データ領域のデータを順次所定数の並
列のデータに変換して出力する直列／並列変換手段と、
該直列／並列変換手段の出力の並列のデータを入力して
記憶し、該有効データ領域のデータをすべて記憶後、該
無効データ領域のデータを入力する期間中に、該記憶し
た有効データ領域の並列のデータを出力する記憶手段
と、該無効データ領域のデータ中に該所定レベルとは異
なるレベルのデータが含まれている時には、これを示す
警報を出力する警報出力手段とで構成する。

【００２０】（請求項１０） 有効データ領域と無効デ
ータ領域とからなる直列のデータを入力し、該有効デー
タ領域のデータを順次所定数の並列のデータに変換して
出力する直列／並列変換手段と、該直列／並列変換手段
の出力に接続され複数個直列接続されたフリップフロッ
プ回路とを有し、該各フリップフロップ回路の入力部に
は、無効データ領域のデータの入力時、及び有効データ
領域のデータの入力時でかつ所定のタイミング信号によ
り制御される時だけ前段回路の出力を入力し、その他の
時は自フリップフロップ回路の出力を帰還して入力する
選択手段を具備し、該入力データの無効データ領域時
に、最後尾の該フリップフロップ回路から該有効データ
領域の並列のデータを出力するように構成する。

【００２１】

【作用】

（請求項１） 直列／並列変換手段で、有効データ領域
のデータを順次所定数の並列のデータに変換して出力す
る。記憶手段で、該有効データ領域のデータをすべて記
憶後、該無効データ領域のデータを入力する期間中に、
該記憶した有効データ領域の並列のデータを出力する。
この結果、直列／並列変換手段が１個ですみ、配線数も
少なくてすみ回路も小型化できる。

【００２２】（請求項２） 上記請求項１に記載の記憶
手段をイネーブル端子を有する複数個直列接続されたフ
リップフロップ回路により構成する。そして、直列／並
列変換手段で有効データ領域の入力データを所定数の並
列のデータに変換する毎に、該イネーブル端子に加えら
れるタイミング信号により、該並列のデータがフリップ
フロップ回路を順次シフトして記憶される。

【００２３】無効データ領域時にはフリップフロップ回
路に記憶されたデータを、該直列／並列変換手段へ入力
するデータ速度と同じ速度のクロックにより出力する。 （請求項３） 有効データ領域時には、タイミング信号
が例えば“Ｈ”レベルとなった時にクロックにより、前
記請求項１に記載の直列／並列変換手段から入力した並
列データがフリップフロップ回路を順次シフトして記憶
される。

【００２４】無効データ領域時には、該フリップフロッ
プ回路に記憶されたデータを順次出力するようにする。
この結果、フリップフロップ回路としてイネーブル機能
を具備しないものですませることができる。

【００２５】（請求項４） 請求項１に記載の直列／並
列変換手段と記憶手段の間に挿入した選択手段により、
直列／並列変換手段の出力の並列のデータが有効データ
領域のデータである時はそのまま通過させ、無効データ
領域のデータの時には並列変換数が前記直列／並列変換
手段の出力のそれと同じで予め用意した別のデータを出
力する。

【００２６】この結果、記憶手段より後段の回路におい
て、有効データ領域のデータを識別して取り出すととも
に、無効データ領域に挿入されたデータについても識別
して取り出して有効に使用することができる。

【００２７】（請求項５） マスク手段を例えば論理和
手段により構成することにより、有効データ領域のデー
タはそのまま通過させ、無効データ領域のデータについ
ては所定値に固定して出力することができる。また、有
効データ領域のデータが予め決められた有効データ領域
のビット数よりも少ない場合には、有効データ領域中の
有効データの存在しない部分を所定値（例えば“Ｈ”レ
ベルの値）に固定して出力することができる。

【００２８】（請求項６） 直列接続された各フリップ
フロップ回路のイネーブル端子に、入力データが有効デ
ータ領域時には所定のタイミング信号を加えることによ
り、直列／並列変換手段で並列に変換されたデータはフ
リップフロップ回路を順次シフトして記憶される。また
無効データ領域時には該所定のタイミング信号の周波数
を分周したタイミング信号を該イネーブル端子に加える
ことにより、フリップフロップ回路に記憶した有効デー
タ領域のデータを該分周したタイミング信号の速度で順
次出力することができる。

【００２９】（請求項７） 有効データ領域時には、各
フリップフロップ回路のイネーブル端子に加えられたタ
イミング信号により並列のデータが該フリップフロップ
回路を順次シフトして記憶される。無効データ領域時に
は該記憶した有効データの領域のデータを該分周したク
ロックの速度で順次出力することができる。

【００３０】（請求項８） 有効データ領域時には、タ
イミング信号が例えば“Ｈ”レベルとなった時にクロッ
クにより、直列／並列変換手段から入力した並列データ
がフリップフロップ回路を順次シフトして記憶される。

【００３１】無効データ領域時には、該フリップフロッ
プ回路に記憶された並列のデータを、所定のクロックを
分周したクロックの速度で順次出力する。この結果、フ
リップフロップ回路としてイネーブル機能を具備しない
ものですませることができる。

【００３２】（請求項９） 警報出力手段として例えば
セット／リセット型フリップフロップを使用し、セット
端子に直列／並列変換手段の出力データを入力する構成
とすることにより、例えば“Ｌ”レベルに固定された無
効データ領域のデータ中に“Ｈ”レベルのデータが含ま
れている時には、これを検出して、警報を出力すること
ができる。

【００３３】（請求項１０） 各フリップフロップ回路
の入力部に設けた選択手段により、無効データ領域のデ
ータの入力時、及び有効データ領域のデータの入力時で
かつ所定のタイミング信号により制御される時だけ前段
回路の出力を入力し、その他の時は、自フリップフロッ
プ回路の出力を帰還して入力する構成としたので、各フ
リップフロップ回路に記憶したデータが保持される。

【００３４】この結果、イネーブル機能を具備しないフ
リップフロップ回路を使用してイネーブル機能をもった
フリップフロップ回路と同等の機能を発揮させることが
できる。

【００３５】

【実施例】図１は本発明の第１の実施例のフォーマット
変換回路の構成図である。図において、５は直列（シリ
アル）の入力データをｍビットの並列（パラレル）のデ
ータに変換して出力するシリアル／パラレル変換回路
（Ｓ／Ｐ）である。６は複数個（今の場合、α個）直列
接続されたフリップフロップ（ＦＦ）7-1 〜7-αにより
構成されたシフトレジスタであり、Ｓ／Ｐ５の出力デー
タに対してこれらＦＦを介してラッチ（記憶）とシフト
を繰り返し行い、ＦＦ7-1 〜7-αのすべてにＳ／Ｐ５か
らの出力データがラッチされた後入力データが無効信号
領域の期間中に、Ｓ／Ｐ５への入力データの速度と同じ
速度でＦＦ7-αから出力する機能を有する。

【００３６】図２は本実施例のより具体的な回路構成図
であり、図３はその動作を説明するためのタイムチャー
トである。以下に詳細に説明する。図２において、シリ
アルデータ（図３の(2) 参照) がＳ／Ｐ５’に入力さ
れ、４ビットのパラレルデータに変換して出力され、シ
フトレジスタ６’を構成する２個のＦＦのうち初段のＦ
Ｆ7-1 ’のＤ端子（４ビット並列）に入力される（図３
の(3) 参照）。

【００３７】一方、シフトレジスタ６’に入力するデー
タをＦＦ7-1 ’、7-2 ’を介してシフトさせるためのタ
イミングを決めるタイミングパルス（図３の(4) 参照）
と入力データの有効（“Ｌ”）／無効（“Ｈ”）を示す
識別信号が論理和回路（ＯＲゲート）４に加えられて論
理和演算され、演算結果が上記ＦＦ7-1 ’、7-2 ’のイ
ネーブル（ＥＮ）端子に加えられる。

【００３８】上述したＳ／Ｐ５’で最初の４ビットのシ
リアルデータ（１〜４のデータ）がすべてパラレルデー
タに変換された時、図３の(4) に示すようなタイミング
パルスａがＯＲゲート４を介してＦＦ7-1 ’及びＦＦ7-
2 ’のＥＮ端子に加えられる。すると、これらＦＦはク
ロックによりラッチと出力が可能となり、ＦＦ7-1 ’に
入力されている４ビットパラレルデータ（１〜４のデー
タ）がラッチされると共に出力され、ＦＦ7-2 に入力さ
れる（図３の(6) の（）参照）。

【００３９】引き続きＳ／Ｐ５’で入力される４ビット
のシリアルデータ（５〜８のデータ）がすべてパラレル
データに変換された時、図３の(4) に示すタイミングパ
ルスｂがＯＲゲート４を介してＦＦ7-1 ’及びＦＦ7-2
’のＥＮ端子に加えられる。

【００４０】すると、ＦＦ7-2 ’に入力されている４ビ
ットパラレルデータ（１〜４のデータ）がラッチされる
と共に出力され、後段の回路（図示しない）に送出され
ると共に（図３の(6) の（）参照）、ＦＦ7-1 ’には
Ｓ／Ｐ５’の出力データ（５〜８のデータ）がラッチさ
れると共に出力され、ＦＦ7-2 ’に入力される（図３の
(6) の（））。

【００４１】図２に示す本実施例の場合、有効信号領域
のビット数αとして例えばα＝８とすると、図３の(2)
に示すシリアルデータの１〜８が有効信号領域のデータ
であり、９〜一定の値（図示しない）までが無効信号領
域のデータである。

【００４２】そして、図３の(2) に示すシリアルデータ
が１１の時点で有効／無効識別信号が無効信号領域を示
す“Ｈ”となって（図３の(5))上記ＦＦ7-1 ’、7-2 ’
のＥＮ端子に加えられると（実際はシリアルデータ９か
ら無効信号領域であるが、理解を容易にするために少し
遅延させている）、クロックによりＦＦ7-1 ’にラッチ
されたデータ（５〜８のデータ）がＦＦ7-2 ’を介して
後段の回路（図示しない）に送出される（図３の(6) の
（）参照）。

【００４３】図２の場合、ＦＦは２段であるが、３段以
上のＦＦが複数個直列接続された場合にＦＦ7-2 ’から
送出されるデータ速度は、Ｓ／Ｐ５’に入力されるシリ
アルデータの速度ｎ b/sと同じ速度である。

【００４４】引き続きＳ／Ｐ５’に無効信号領域のデー
タが入力されると４ビットパラレルのデータに変換され
るが、ＦＦ7-1 ’、7-2 ’のＥＮ端子には“Ｈ”が加え
られているため、クロックにより４ビットパラレル変換
の途中の段階で次々ＦＦ7-1’を介してＦＦ7-2 ’から
４ビット単位で出力されていく（図３の(2) のシリアル
データ１１に対応する同図の(3) の７〜１０のデータ、
以下・・・）。

【００４５】なお、ＦＦ7-2 ’から出力される有効と無
効信号領域の混在するデータ及び無効信号領域のデータ
は、後段の回路（図示しない）で無効信号領域を示す制
御信号により有効データと区別して除かれる。また、本
発明の場合、α個の直列接続されたＦＦ7-1 〜7-αにラ
ッチされた有効データを無効信号期間中に順次出力する
ため、図２０に示すように、無効信号領域のビット数は
αビット以上であることを要する。

【００４６】この結果、本第１の実施例（図１）によれ
ば、従来例（図２１）に比べ、ＳＥＬと（α−１）個の
シフトレジスタを用いなくてすみ、それに応じて配線数
も少なくてすませることができる。

【００４７】図４は本発明の第２の実施例のフォーマッ
ト変換回路の構成図であり、図５はその動作を説明する
ためのタイムチャートである。本実施例が前述した図１
の実施例と異なる点は、図１のＯＲゲート４の代わりに
選択回路（ＳＥＬ）８を用いて、有効信号領域時には所
定のタイミングパルスを、無効信号領域時にはこれを分
周した分周タイミングパルスを選択して、ＦＦ7-1 〜Ｆ
Ｆ7-αのＥＮ端子に加えることにより、無効信号領域時
にＦＦ7-αから出力する有効データの送出速度を変える
ようにしたことである。

【００４８】図４において、Ｓ／Ｐ５’で入力されるシ
リアルデータが４ビットパラレルのデータに変換された
時点で、入力信号が有効信号領域であるためＳＥＬ８で
所定のタイミングパルス（図５の(4) のａ）が選択され
て、ＦＦ7-1 ’のＥＮ端子に加えられ、クロックにより
Ｓ／Ｐ５’の出力データ（図５の(3) の１〜４のデー
タ）がＦＦ7-1 ’にラッチされる（図５の(7) の
（））。

【００４９】Ｓ／Ｐ５’で次の４ビットシリアルデータ
がパラレルデータに変換された時、ＳＥＬ８ではタイミ
ングパルスｂが選択されてＦＦ7-1 ’及びＦＦ7-2 ’に
加えられるため、ＦＦ7-1 ’の出力データ（１〜４のデ
ータ）がＦＦ7-2 ’にラッチされ出力されると共に（図
５の(7) の（））、該Ｓ／Ｐ５’の出力データ（図５
の(3) の５〜８のデータ）がＦＦ7-1 ’にラッチされる
（図５の(7) の（）参照）。

【００５０】次にＳ／Ｐ５’に入力されるデータが無効
信号領域になると無効の識別信号（“Ｈ”）によりＳＥ
Ｌ８で図５の(5) に示すような分周タイミングが選択さ
れるため、該分周タイミングの“Ｈ”の期間中のクロッ
クによりＦＦ7-1 ’にラッチされたデータがＦＦ7-2 ’
にラッチされ出力される（図５の(7) の（））。

【００５１】本実施例では、シフトレジスタ６’が２個
のＦＦからなる場合であるが、シフトレジスタ６’が３
個以上の直列接続されたＦＦからなる場合には、分周タ
イミングが１／４のため以後の有効信号領域のデータが
シリアルの入力データの速度（ｎ b/s）の１／４の速度
で送出されることになる。この結果、無効信号領域時に
ＦＦ7-αから出力する有効データの送出速度を変えるこ
とができる。

【００５２】図６は本発明の第３の実施例のフォーマッ
ト変換回路の構成図である。本実施例が前述した第１の
実施例（図１）と異なる点は、論理積ゲート（ＡＮＤゲ
ート）９を設けて、ＯＲゲート４の出力とクロックとの
論理積結果をクロックとして用いることにより、シフト
レジスタ６''のＦＦ7-1 〜7-αのＥＮ端子が不必要とな
り、クロックのみで該ＦＦ7-1 〜7-αのイネーブル制御
ができるようにしたことである。

【００５３】図７は本実施例のより具体的な回路構成図
であり、図８はその動作を説明するためのタイムチャー
トである。図７において、入力データが有効信号領域の
時には有効の識別信号は“Ｌ”であるためタイミングパ
ルスが発生するまではＯＲゲート４の出力は“Ｌ”であ
り、クロックはＡＮＤゲート９によりＦＦ7-1'' 及び7-
2'' に加えられるのが阻止される。

【００５４】そして、Ｓ／Ｐ５’で入力の４ビットのシ
リアルデータがパラレルデータに変換された時点で図９
の(4) ａ に示すようにタイミングパルスが“Ｈ”にな
ると、クロックがＡＮＤゲート９を介してＦＦ7-1'' 、
7-2'' のクロック（ＣＫ）端子に加えられて（図８の
(6))、Ｓ／Ｐ５’の出力データ（１〜４のデータ）がＦ
Ｆ7-1'' にラッチされる（図８の(7) の（））。

【００５５】次にＳ／Ｐ５’で次の４ビットシリアルデ
ータがパラレルデータに変換されタイミングパルスが
“Ｈ”になると（図８の(4) のｂ）、ＦＦ7-1'' にラッ
チされているデータはＦＦ7-2'' にラッチされ（図８の
(7) の（））、Ｓ／Ｐ５’の出力データ（５〜８のデ
ータ）はＦＦ7-1'' にラッチされる（図８の(7) の
（））。

【００５６】図７の場合、有効信号領域データは８ビッ
トであるが、有効信号領域のビット数がもっと大きくＦ
Ｆの段数が多い場合には、識別信号が無効の“Ｈ”レベ
ル（連続）時には（図８の(5))、クロックがＡＮＤゲー
ト９を介してこれらＦＦ7-1'' 、7-2'' に加えられるこ
とにより（図８の(6))、４ビットパラレルの有効信号領
域のデータがＳ／Ｐ5'への入力データと同じ速度（ｎ b
/s）でＦＦ7-αから順次出力されていく（図８の(7))。

【００５７】この結果、シフトレジスタ６''を構成する
ＦＦ7-1 〜7-αはＥＮ端子が不要となり、回路規模を小
型化することが出来る。図９は本発明の第４の実施例の
フォーマット変換回路の構成図である。本実施例が前述
した第１の実施例（図１）と異なる点は、ＳＥＬ１０を
設け、シフトレジスタ６に入力するクロックとして、入
力データが有効信号領域時にはＳ／Ｐ５へ加えるクロッ
クと同じクロックを、また無効信号領域時には該クロッ
クと周波数の異なるサブクロックを選択して用いること
により、シフトレジスタ６のＦＦ7-αから出力するパラ
レルデータの速度を切り替えることができるようにした
ことである。

【００５８】図１０は本発明の第５の実施例のフォーマ
ット変換回路の構成図である。本実施例ではＳＥＬ１０
とＡＮＤゲート１１を設け、ＳＥＬ１０により、シフト
レジスタ６に入力されるクロックとして、入力データが
有効信号領域時にはＳ／Ｐ５に加えたクロックと同じク
ロックを、また無効信号領域時にはサブクロックを選択
することにより、シフトレジスタ６’’のＦＦ7-αから
出力されるデータの速度の切り替えができる。

【００５９】更にＡＮＤゲート１１を設けたことにより
ＦＦ7-1 〜ＦＦ7-αにＥＮ端子が不必要となり、クロッ
クのみでシフトレジスタ６のイネーブル制御が可能とな
る。図１１は本発明の第６の実施例のフォーマット変換
回路の構成図である。本実施例は、図１の回路における
Ｓ／Ｐ５とシフトレジスタ６の間に、マスク回路１２と
してＡＮＤゲート１３を設け、無効信号領域のデータが
シフトレジスタ６に入力するのを阻止するようにしたも
のである。

【００６０】有効信号領域時には、有効識別信号“Ｌ”
がＡＮＤゲート１３には反転して“Ｈ”として加えられ
るため、Ｓ／Ｐ５の出力のパラレルデータはＡＮＤゲー
ト１３をそのまま通過してシフトレジスタ６に加えられ
る。次に、無効信号領域時には、無効識別信号“Ｈ”が
反転して“Ｌ”としてＡＮＤゲート１３に加えられると
ＡＮＤゲート１３の出力は“Ｌ”に固定され、Ｓ／Ｐ５
の出力データはＡＮＤゲート１３で阻止されることにな
る。その他の動作については第１の実施例（図１）と同
じであるため、その説明を省略する。

【００６１】図１２は本発明の第７の実施例のフォーマ
ット変換回路の構成図である。本実施例は、前述した第
６の実施例（図１１）のマスク回路１２’としてＡＮＤ
ゲートの代わりにＯＲゲート１４を使用したものであ
る。有効信号領域時には、有効識別信号“Ｌ”がＯＲゲ
ート１４に加えられるため、Ｓ／Ｐ５の出力のパラレル
データはＯＲゲート１４をそのまま通過してシフトレジ
スタ６に加えられる。

【００６２】次に、無効信号領域時には、無効識別信号
“Ｈ”がＯＲゲート１４に加えられると、ＯＲゲート１
４の出力は“Ｈ”に固定され、Ｓ／Ｐ５の出力データは
ＯＲゲート１４で阻止される。その他の動作は図１の場
合と同じであるため、その説明を省略する。

【００６３】図１３は本発明の第８の実施例のフォーマ
ット変換回路の構成図である。本実施例は、前述した第
１の実施例（図１）において、Ｓ／Ｐ５とシフトレジス
タ６の間にＳＥＬ１５を設け、無効信号領域時にはパラ
レル展開数が等しい（例えばｍパラレルの）別データを
挿入できるようにしたものである。

【００６４】即ち、図１３において、入力データが有効
信号領域時には有効識別信号（“Ｌ”）による制御によ
りＳＥＬ１５を０側に切り替え、Ｓ／Ｐ５の出力のｍパ
ラレルデータをそのまま通過させてシフトレジスタ６に
加え、タイミングパルスによりシフトレジスタ６のＦＦ
7-1 〜7-αを順にラッチとシフトを繰り返し行う。

【００６５】次に無効信号領域時には、ＳＥＬ１５は１
側に切り替えられ、予め用意したｍビットパラレルのデ
ータＡがシフトレジスタ６のＦＦ7-1 に加えられる。同
時に、無効識別信号（“Ｈ”連続）がＯＲゲート４を介
して各ＦＦのＥＮ端子に加えられるため、ＦＦ7-αから
上記有効信号領域のデータがＳ／Ｐ５へのシリアル入力
データの速度と同じ速度で順次出力され、その後無効信
号領域に挿入されたｍビットパラレルデータが順次出力
される。

【００６６】後段の回路（図示しない）では、有効信号
領域のデータを識別して取り出すとともに無効信号領域
に挿入したデータＡについても識別して取り出し、有効
に使用する。

【００６７】図１４は本発明の第９の実施例のフォーマ
ット変換回路の構成図であり、図１５はその動作タイム
チャートである。本実施例は前述した第６又は第７の実
施例（図１１又は図１２）の応用例であり、ＯＲゲート
１６とマスク回路１７（ＯＲゲート１８により構成）を
具備し、可変タイミングパルスにより該マスク回路を制
御することにより、有効ビット数αより有効信号領域の
データが少ない場合でも有効信号領域を可変させること
ができ、また無効信号領域時はマスク回路によりシフト
レジスタへの入力データを“Ｌ”又は“Ｈ”に固定する
ようにしたものである。

【００６８】図１４において、Ｓ／Ｐ５’で４ビットの
シリアルデータがパラレルデータに変換され出力する時
点（図１５の(4) のタイミングパルスａの時点）では、
可変タイミングパルス（図１５の(6))は“Ｌ”であるた
め、その出力データはＯＲゲート１８をそのまま通過し
てＦＦ7-1 に入力し、上記タイミングパルスａとクロッ
クによりＦＦ7-1 にラッチされる（図１５の(7) の
（）の１〜４のデータ）。

【００６９】例えば図１５の(2) に示すシリアルデータ
の１〜４のデータのみ有効データとすると、図１５の
(6) のｃの時点で可変タイミングパルスが“Ｌ”から
“Ｈ”に変化し、ＯＲゲート１６の出力は“Ｈ”（連
続）となって各ＦＦのＥＮ端子に加えられるため、ＦＦ
7-1 にラッチされた有効信号領域のデータはクロックに
よりＦＦ7-2 を介して出力される。

【００７０】一方、ＯＲゲート１８の出力も“Ｈ”に固
定されるため、Ｓ／Ｐ５’への入力データの如何にかか
わらず一定値“Ｈ”がＦＦ7-1 、7-2 をクロックにより
順次シフトされて出力される。この結果、有効信号領域
のデータが有効ビット数αより少ない場合でも、可変タ
イミングにより有効信号領域を可変させることができ
る。

【００７１】図１６は本発明の第１０の実施例のフォー
マット変換回路の構成図である。本実施例では、図１の
回路にＡＮＤゲート１９とセット／リセットＦＦ２０を
設けることにより、例えば連続した“Ｌ”レベルである
べき無効信号領域のデータに“Ｈ”レベルのデータが混
在するとき、該データの廃棄警報を出力するようにした
ものでる。

【００７２】データが有効信号領域時には“Ｌ”の識別
信号がインバータ２１を介して“Ｈ”となってＦＦ２０
のＲ端子に加えられるため、Ｓ端子に入力されるデータ
の如何にかかわらず、Ｑ端子からは“Ｌ”を出力する。

【００７３】次に、無効信号領域時にはＳ／Ｐ５’の出
力データが“Ｌ”である時にはこれがＳ端子に入力され
ても、Ｑ出力は“Ｌ”のままであるが、無効データに
“Ｈ”が含まれるとこれがＦＦ２０のＳ端子に入力さ
れ、Ｑ端子からは“Ｈ”を出力して廃棄警報（アラー
ム）を出力する。これは、前段の回路、伝送路等に障害
が発生した場合に生ずることも考えられ、早急に対処す
ることができる。

【００７４】図１７は本発明の第１１の実施例のフォー
マット変換回路の構成図である。本実施例は、前述した
第３、及び第５の実施例（図６、図１０）において、シ
フトレジスタ６’’を構成する各ＦＦ7-1 〜7-αを、図
１７に示すように、ＳＥＬ22とＥＮ端子をもたないＦＦ
７により構成することにより、各ＦＦにイネーブル機能
を持たせたことである。

【００７５】図１８は本実施例のより具体的な回路構成
図であり、図１９はその動作タイムチャートである。図
１８において、ＳＥＬ22-1、22-2はタイミングパルス又
は有効／無効の識別信号により制御され、タイミングパ
ルスが“Ｈ”になった時該ＳＥＬは１側に切り替えられ
て各ＦＦには前段回路（Ｓ／Ｐ５’又はＦＦ）の出力が
入力され、それ以外のときは０側に切り替えられて自Ｆ
Ｆの出力を入力する。

【００７６】図１９の(4) に示すタイミングパルスａの
発生時には、Ｓ／Ｐ５’の出力のパラレルデータ（１〜
４のデータ）が１側に切り替えられたＳＥＬ22-1を介し
てＦＦ7-1 のＤ端子（４ビットパラレル）に加えられ、
続くクロックにより該データがＦＦ7-1 にラッチされＱ
端子（４ビットパラレル）から出力される（図１９の
(7) 参照）。

【００７７】タイミングパルスが“Ｌ”になると、ＦＦ
7-1 の出力は次段のＦＦ7-2 のＤ端子に加えられるとと
もに、０側に切り替えられたＳＥＬ22-1を介して自ＦＦ
7-1のＤ端子に入力されているので、タイミングパルス
が“Ｌ”の期間Ｑ端子の出力が保持される。

【００７８】そして次の“Ｈ”のタイミングパルスｂで
１側に切り替えられたＳＥＬ22-1を介してＦＦ7-1 のＤ
端子入力されたデータがＦＦ7-1 にラッチされてＱ端子
から出力されるとともに、次段のＦＦ7-2 のＤ入力デー
タが同ＦＦ7-2 のＱ端子から出力される。

【００７９】以下、同様の動作を繰り返すことにより、
入力データをシフトレジスタ６を順次ラッチとシフトを
させることができる。なお、図１９の(7) と(9) におい
て、５〜８のデータの後が空白になっているが、これは
理解を容易にするためであり、実際には７〜９、・・・
のデータがラッチされシフトされていく。

【００８０】この結果、本実施例の構成とすることによ
り、イネーブル機能を具備しないフリップフロップ回路
を使用してイネーブル機能を有するフリップフロップ回
路と同等の機能を発揮させることができる。

【００８１】なお、上述した各実施例においては、シフ
トレジスタとして複数個直列接続したフリップフロップ
（ＦＦ）を使用した場合について説明したが、ＦＦに限
定されるものではなく、他の記憶手段を用いた場合にも
本発明は適用され得る。

【００８２】

【発明の効果】以上説明したように本発明によれば、回
路規模が小さく、また配線数が少なくてすむフォーマッ
ト変換回路を実現することができる。

【図面の簡単な説明】

【図１】は本発明の第１の実施例のフォーマット変換回
路の構成図、

【図２】は第１の実施例のより具体的な回路構成図、

【図３】は図２の回路の動作タイムチャート、

【図４】は本発明の第２の実施例の回路構成図、

【図５】は図４の回路の動作タイムチャート、

【図６】は本発明の第３の実施例の回路構成図、

【図７】は第３の実施例のより具体的な回路構成図、

【図８】は図７の回路の動作タイムチャート、

【図９】は本発明の第４の実施例の回路構成図、

【図１０】は本発明の第５の実施例の回路構成図、

【図１１】は本発明の第６の実施例の回路構成図、

【図１２】は本発明の第７の実施例の回路構成図、

【図１３】は本発明の第８の実施例の回路構成図、

【図１４】は本発明の第９の実施例の回路構成図、

【図１５】は図１４の回路の動作タイムチャート、

【図１６】は本発明の第１０の実施例の回路構成図、

【図１７】は本発明の第１１の実施例の回路構成図、

【図１８】は第１１の実施例のより具体的な回路構成
図、

【図１９】は図１８の回路の動作タイムチャート、

【図２０】は一例の有効及び無効信号領域からなるシリ
アルデータを示す図、

【図２１】は従来例のフォーマット変換回路の構成図、

【図２２】は従来例のより具体的な回路構成図、

【図２３】は従来例の回路の動作タイムチャートであ
る。

【符号の説明】

1-1 〜1-αはＳ／Ｐ、 2-1 〜2-αはラッチ回路（ＦＦ）、 ３はＳＥＬ、 ４はＯＲゲート、 ５、５’はＳ／Ｐ、 ６、６’、６’’はシフトレジスタ、 ７、7-1 、7-1'、7-2 、7-2'、・・・、7-αはＦＦ、 ８はＳＥＬ、 ９はＡＮＤゲート、 １０はＳＥＬ、 １１はＡＮＤゲート、 １２、１２’はマスク回路、 １３はＡＮＤゲート、 １４はＯＲゲート、 １５はＳＥＬ、 １６はＯＲゲート、 １７はマスク回路、 １８はＯＲゲート、 １９はＡＮＤゲート、 ２０はＦＦ、 ２１はインバータ、 22、22-1、22-2はＳＥＬを示す。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 有効データ領域と無効データ領域とから
   なる直列のデータを入力し、該有効データ領域のデータ
   を順次所定数の並列のデータに変換して出力する直列／
   並列変換手段と、 該直列／並列変換手段の出力の並列のデータを入力して
   記憶し、該有効データ領域のデータをすべて記憶後、該
   無効データ領域のデータを入力する期間中に、該記憶し
   た有効データ領域の並列のデータを出力する記憶手段と
   を有することを特徴とするフォーマット変換回路。
2. 【請求項２】 前記記憶手段は、それぞれにイネーブル
   端子を有する複数個直列接続されたフリップフロップ回
   路により構成され、各イネーブル端子には、前記入力デ
   ータの有効データ領域と無効データ領域を識別するため
   の識別信号および所定のタイミング信号が加えられ、 前記有効データ領域入力時には該タイミング信号により
   前記並列のデータが該フリップフロップ回路を順次シフ
   トして記憶され、前記無効データ領域入力時には該フリ
   ップフロップ回路に記憶された並列のデータをデータ入
   力速度で順次出力する構成としたことを特徴とする請求
   項１に記載のフォーマット変換回路。
3. 【請求項３】 前記記憶手段は、複数個直列接続された
   フリップフロップ回路により構成され、各クロック端子
   には、前記入力データの有効データ領域と無効データ領
   域を識別するための識別信号、所定のタイミング信号お
   よびクロックの論理積をとった結果が加えられ、 前記有効データ領域時には該タイミング信号により前記
   並列のデータが該フリップフロップ回路を順次シフトし
   て記憶され、前記無効データ領域時には該フリップフロ
   ップ回路に記憶されたデータを順次出力する構成とした
   ことを特徴とする請求項１に記載のフォーマット変換回
   路。
4. 【請求項４】 前記請求項１に記載のフォーマット変換
   回路であって、前記直列／並列変換手段と記憶手段の間
   に挿入され、 前記直列／並列変換手段の出力が有効データ領域のデー
   タである時はそのまま通過させ、無効データ領域のデー
   タの時には並列変換数が前記直列／並列変換手段の出力
   のそれと同じで予め用意した別のデータを出力する選択
   手段を設けたことを特徴とする請求項１に記載のフォー
   マット変換回路。
5. 【請求項５】 前記請求項１に記載のフォーマット変換
   回路であって、前記直列／並列変換手段と記憶手段の間
   に挿入され、 前記直列／並列変換手段の出力が有効データ領域のデー
   タである時はそのまま通過させ、無効データ領域の時に
   は所定値に固定して出力し、前記有効データ領域のデー
   タが予め決められた有効データ領域のビット数よりも少
   ない場合には、前記有効データ領域中の有効データの存
   在しない部分を無効データ領域と見なして、該無効デー
   タ領域と見なした部分は所定値に固定して出力するマス
   ク手段を設けたことを特徴とする請求項１に記載のフォ
   ーマット変換回路。
6. 【請求項６】 有効データ領域と無効データ領域とから
   なる直列のデータを入力し、該有効データ領域のデータ
   を順次所定数の並列のデータに変換して出力する直列／
   並列変換手段と、 該直列／並列変換手段の出力に接続され、それぞれにイ
   ネーブル端子を有する複数個直列接続されたフリップフ
   ロップ回路とを有し、 各イネーブル端子には、該入力データの有効データ領域
   時は所定のタイミング信号が、前記無効データ領域時は
   該所定のタイミング信号の周波数を分周したタイミング
   信号が加えられ、 該有効データ領域時には所定のタイミング信号により該
   並列のデータが該フリップフロップ回路を順次シフトし
   て記憶され、該無効データ領域時には該フリップフロッ
   プ回路に記憶した該有効データ領域のデータを該分周し
   たタイミング信号の速度で順次出力する構成としたこと
   を特徴とするフォーマット変換回路。
7. 【請求項７】 有効データ領域と無効データ領域とから
   なる直列のデータを入力し、該有効データ領域のデータ
   を順次所定数の並列のデータに変換して出力する直列／
   並列変換手段と、 該直列／並列変換手段の出力に接続され、それぞれにイ
   ネーブル端子を有する複数個直列接続されたフリップフ
   ロップ回路とを有し、 各イネーブル端子には、該入力データの有効データ領域
   時は所定のタイミング信号が加えられ、各クロック端子
   には、該入力データの有効データ領域時には所定のクロ
   ックが、また無効データ領域時には該所定のクロックの
   周波数を分周したクロックが加えられ、 該入力データが有効データ領域時には該所定のタイミン
   グ信号により該並列のデータが該フリップフロップ回路
   を順次シフトして記憶され、該無効データ領域時には該
   有効データ領域のデータを該分周したクロックの速度で
   順次出力する構成としたことを特徴とするフォーマット
   変換回路。
8. 【請求項８】 有効データ領域と無効データ領域とから
   なる直列のデータを入力し、該有効データ領域のデータ
   を順次所定数の並列のデータに変換して出力する直列／
   並列変換手段と、 該直列／並列変換手段の出力に接続され、複数個直列接
   続されたフリップフロップ回路とを有し、 該フリップフロップ回路の各クロック端子には、該入力
   データの有効データ領域と無効データ領域を識別するた
   めの識別信号、所定のタイミング信号および所定のクロ
   ック若しくは該所定のクロックの周波数を分周したクロ
   ックの論理積をとった結果が加えられ、 該入力データが有効データ領域時には、所定のクロック
   により該並列のデータが該フリップフロップ回路を順次
   シフトして記憶され、 該無効データ領域時には、該所定のクロックの周波数を
   分周したクロックにより該有効データ領域の並列のデー
   タを該分周したクロックの速度で順次出力する構成とし
   たことを特徴とするフォーマット変換回路。
9. 【請求項９】 有効データ領域と所定レベルに固定され
   た無効データ領域とからなる直列のデータを入力し、該
   有効データ領域のデータを順次所定数の並列のデータに
   変換して出力する直列／並列変換手段と、 該直列／並列変換手段の出力の並列のデータを入力して
   記憶し、該有効データ領域のデータをすべて記憶後、該
   無効データ領域のデータを入力する期間中に、該記憶し
   た有効データ領域の並列のデータを出力する記憶手段
   と、 該無効データ領域のデータ中に該所定レベルとは異なる
   レベルのデータが含まれている時には、これを示す警報
   を出力する警報出力手段とを有することを特徴とするフ
   ォーマット変換回路。
10. 【請求項１０】 有効データ領域と無効データ領域とか
    らなる直列のデータを入力し、該有効データ領域のデー
    タを順次所定数の並列のデータに変換して出力する直列
    ／並列変換手段と、 該直列／並列変換手段の出力に接続され複数個直列接続
    されたフリップフロップ回路とを有し、 該各フリップフロップ回路の入力部には、無効データ領
    域のデータの入力時、及び有効データ領域のデータの入
    力時でかつ所定のタイミング信号により制御される時だ
    け前段回路の出力を入力し、その他の時は自フリップフ
    ロップ回路の出力を帰還して入力する選択手段を具備
    し、 該無効データ領域のデータを入力する期間中に、最後尾
    の該フリップフロップ回路から該有効データ領域の並列
    のデータを出力する構成としたことを特徴とするフォー
    マット変換回路。