JPS62151029A - カウンタ付直列−並列変換回路 - Google Patents
カウンタ付直列−並列変換回路Info
- Publication number
- JPS62151029A JPS62151029A JP29430585A JP29430585A JPS62151029A JP S62151029 A JPS62151029 A JP S62151029A JP 29430585 A JP29430585 A JP 29430585A JP 29430585 A JP29430585 A JP 29430585A JP S62151029 A JPS62151029 A JP S62151029A
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- JP
- Japan
- Prior art keywords
- data
- latch circuit
- selector
- output
- clock
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ティジタル回路一般に関し１厘列−並列変換
回路に関する。
回路に関する。
従来、直列入力データを並列データに変換し、次段の回
路へ供給する直列−並列変換回路は、第３図のように、
直列入力データ６ｔ−シフトパルス７に同期して保持す
る多段シフトレジスタ１と、１情報分の直列データの入
力を終えたあと並列データとしてラッチパルス９に同期
させて出力するラッチ回路３で構成されていた０ 〔発明が解決しょうとする問題点〕 上述し友従来の直列−並列変換回路は、直列で入力され
るデータをシフトパルスに同期して保持するシフトレジ
スタと、それをラッチパルスによ ′り並列データとし
て保持するラッチ回路だけで構成されているので、任意
のデータを設定するには。
路へ供給する直列−並列変換回路は、第３図のように、
直列入力データ６ｔ−シフトパルス７に同期して保持す
る多段シフトレジスタ１と、１情報分の直列データの入
力を終えたあと並列データとしてラッチパルス９に同期
させて出力するラッチ回路３で構成されていた０ 〔発明が解決しょうとする問題点〕 上述し友従来の直列−並列変換回路は、直列で入力され
るデータをシフトパルスに同期して保持するシフトレジ
スタと、それをラッチパルスによ ′り並列データとし
て保持するラッチ回路だけで構成されているので、任意
のデータを設定するには。
常にデータ構成ビット数分のシフトパルスが必要であっ
た。このため、例えば入力データがＲＯＭ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ）、ＲＡ Ｍ （Ｒａｎ
ｄｏｍＡｃｃｅｓａ Ｍｅｍｏｒｙ ）演其回路等の
アドレスであり１それらの全内容を確認したい堝会など
にａ１アドレスを１番地ずらすだけでもアドレスデータ
全ビット全入力し直さなけｎばならないため、アドレス
設定に美大な時間が必蓋という欠点があった０つまｖｌ
Ｏビットのアドレスを持つＲＯＭならば、０番地から１
０２３番地まで１０２４通りのアドレスがあり、全てを
指定し終るためには１０（ビット）ＸＩ ０２４ （辿
り）で１０２４０個のシフトパルスが必要になる。
た。このため、例えば入力データがＲＯＭ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ）、ＲＡ Ｍ （Ｒａｎ
ｄｏｍＡｃｃｅｓａ Ｍｅｍｏｒｙ ）演其回路等の
アドレスであり１それらの全内容を確認したい堝会など
にａ１アドレスを１番地ずらすだけでもアドレスデータ
全ビット全入力し直さなけｎばならないため、アドレス
設定に美大な時間が必蓋という欠点があった０つまｖｌ
Ｏビットのアドレスを持つＲＯＭならば、０番地から１
０２３番地まで１０２４通りのアドレスがあり、全てを
指定し終るためには１０（ビット）ＸＩ ０２４ （辿
り）で１０２４０個のシフトパルスが必要になる。
本発明の直列−並列変換回路は、従来のシフトレジスタ
及びラッチ回路の間に、データセレクタを有し、またラ
ッチ回路にはクロックセレクタを有している。また、各
セレクタの設定に工クラッチ回路はカウンタに切換わる
。
及びラッチ回路の間に、データセレクタを有し、またラ
ッチ回路にはクロックセレクタを有している。また、各
セレクタの設定に工クラッチ回路はカウンタに切換わる
。
第１図に本発明の構成図、第２図は本発明の一実施例の
回路図である。多段シフトレジスタＩＫは直列入力デー
タ６及びシフトパルス７が接続され、その出力はデータ
セレクタ２に送られる。またデータセレクタ２にはセレ
クト信号Ａ８及びラッチ回路３からの出力慴号が接続さ
れ、その出力はラッチ回路３に送らｎる。クロックセレ
クタ４にはラッチ クロックパルス９及びセレクト信号
Ｂ１０、ラッチ回路３の出力が入力され、その出力はラ
ッチ回路３に送られる。ラッチ回路３の出力はまた。並
列データ出力５として本回路から出力される。通常、−
面列入カチータロはシフトパルス７に同期して多段シフ
トレジスタ１に入力さｊ、る。
回路図である。多段シフトレジスタＩＫは直列入力デー
タ６及びシフトパルス７が接続され、その出力はデータ
セレクタ２に送られる。またデータセレクタ２にはセレ
クト信号Ａ８及びラッチ回路３からの出力慴号が接続さ
れ、その出力はラッチ回路３に送らｎる。クロックセレ
クタ４にはラッチ クロックパルス９及びセレクト信号
Ｂ１０、ラッチ回路３の出力が入力され、その出力はラ
ッチ回路３に送られる。ラッチ回路３の出力はまた。並
列データ出力５として本回路から出力される。通常、−
面列入カチータロはシフトパルス７に同期して多段シフ
トレジスタ１に入力さｊ、る。
１情報分の全ビットデータが多段シフトレジスタ１にラ
ッチ埒ｎるとラッチ＆クロック・パルス９が入力さｎ１
ラッチ回路３に読み込まｎる。このとき、データセレク
タ２でにセレクト信号Ａ８によって多段シフトレジスタ
１からの信号が選択さｎている。また、クロックセレク
タ４ではセレクト信号ＢＩＯによって、ラッチ＆クロッ
クパルス９が選択さｎている。そして、ラッチ回路３Ｋ
Ｕみ込ま；ｎ、７′Ｃ複数ビツトのデータが、並列出力
データ５として出力さ扛る。次に、データ・セレクタ２
お工びクロック・セレクタ４が別の信号を選択している
場会について述べる。データ・セレクタ２においては、
ラッチ回路３からの１ｇ号を選んでいるため多段シフト
レジスタ１の状態は無視さｎる。
ッチ埒ｎるとラッチ＆クロック・パルス９が入力さｎ１
ラッチ回路３に読み込まｎる。このとき、データセレク
タ２でにセレクト信号Ａ８によって多段シフトレジスタ
１からの信号が選択さｎている。また、クロックセレク
タ４ではセレクト信号ＢＩＯによって、ラッチ＆クロッ
クパルス９が選択さｎている。そして、ラッチ回路３Ｋ
Ｕみ込ま；ｎ、７′Ｃ複数ビツトのデータが、並列出力
データ５として出力さ扛る。次に、データ・セレクタ２
お工びクロック・セレクタ４が別の信号を選択している
場会について述べる。データ・セレクタ２においては、
ラッチ回路３からの１ｇ号を選んでいるため多段シフト
レジスタ１の状態は無視さｎる。
また、クロック・セレクタ４においては、初段以外デー
タセレクタ２と同様にラッチ回路３からの１Ｍ号を選ん
でいる。そのため、ラッチ回路３はラッチ＆クロックパ
ルスのカウンタとして働き、その出力は同様に並列出力
データ５として出力されるＯ 〔発明の効果〕 ゛ 以上説明し友ように本発明は、データセレクタ及ヒクロ
ックセレクタをラッチ回路に付加し、ラッチ回路出力を
データとして、またクロックとしてデータセレクタ及び
クロックセレクタに入力することにより、従来の直列−
並列変換回路をカウンタとしても使用できるようになる
。従って、ＲＯＭ等のアドレスとして本回路を用いｎば
、通常の場会は直列−並列変換回路として機能を選び、
任、ｔの直列入力データを並列データに変換して出力さ
せ、ＲＯＭ内容のチェック等などその全アドレスを順に
変えたい場会には、カウンタとしての機能全速べば外部
からクロックパルス全入力させるだけで、アドレス’ｋ
ｆえることができる工うになる。つまり、ＲＯＭの内容
ヲ各アドレス順にチェックする場曾も、従来は１アドレ
スを設定するためにはアドレスの構成ビット数分のシフ
トパルスが必要だったものに対し、本回路では、１クロ
ツクパルスだけで次のアドレスに変えらｎることになり
、エリ速く、より簡単にアドレス設定をすることができ
る効果がある。
タセレクタ２と同様にラッチ回路３からの１Ｍ号を選ん
でいる。そのため、ラッチ回路３はラッチ＆クロックパ
ルスのカウンタとして働き、その出力は同様に並列出力
データ５として出力されるＯ 〔発明の効果〕 ゛ 以上説明し友ように本発明は、データセレクタ及ヒクロ
ックセレクタをラッチ回路に付加し、ラッチ回路出力を
データとして、またクロックとしてデータセレクタ及び
クロックセレクタに入力することにより、従来の直列−
並列変換回路をカウンタとしても使用できるようになる
。従って、ＲＯＭ等のアドレスとして本回路を用いｎば
、通常の場会は直列−並列変換回路として機能を選び、
任、ｔの直列入力データを並列データに変換して出力さ
せ、ＲＯＭ内容のチェック等などその全アドレスを順に
変えたい場会には、カウンタとしての機能全速べば外部
からクロックパルス全入力させるだけで、アドレス’ｋ
ｆえることができる工うになる。つまり、ＲＯＭの内容
ヲ各アドレス順にチェックする場曾も、従来は１アドレ
スを設定するためにはアドレスの構成ビット数分のシフ
トパルスが必要だったものに対し、本回路では、１クロ
ツクパルスだけで次のアドレスに変えらｎることになり
、エリ速く、より簡単にアドレス設定をすることができ
る効果がある。
第１図は本発明の直列−並列変換回路の構成図、第２図
はその一実施例、第３図は従来の構成図である。 １・・・・・・多段シフトレジスタ、２・・・・・・デ
ータセレクタ、３・・・・・・ラッチ回路１．４・・団
・クロックセレクタ、５・・・・・・並列出力データ、
６・・団・直列入力データ、７・−・・・・シフトパル
ス、８・・団・セレクト信号Ａｂ９・・・・・・ラッチ
＆クロックパルス、１０・・・・・・セレクト信号ＢＯ
はその一実施例、第３図は従来の構成図である。 １・・・・・・多段シフトレジスタ、２・・・・・・デ
ータセレクタ、３・・・・・・ラッチ回路１．４・・団
・クロックセレクタ、５・・・・・・並列出力データ、
６・・団・直列入力データ、７・−・・・・シフトパル
ス、８・・団・セレクト信号Ａｂ９・・・・・・ラッチ
＆クロックパルス、１０・・・・・・セレクト信号ＢＯ
Claims (1)
- 直列入力データを並列データに変換する回路において、
シフトレジスタとラッチ回路の間にデータセレクタを有
し、またラッチ回路にはクロックセレクタを有して、そ
れらを制御することによりラッチ回路がカウンタに切換
ることを特徴とする直列−並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294305A JP2513179B2 (ja) | 1985-12-25 | 1985-12-25 | カウンタ付直列−並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294305A JP2513179B2 (ja) | 1985-12-25 | 1985-12-25 | カウンタ付直列−並列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151029A true JPS62151029A (ja) | 1987-07-06 |
| JP2513179B2 JP2513179B2 (ja) | 1996-07-03 |
Family
ID=17805972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294305A Expired - Lifetime JP2513179B2 (ja) | 1985-12-25 | 1985-12-25 | カウンタ付直列−並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513179B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355534B2 (en) | 1999-01-28 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134395A (en) * | 1980-03-25 | 1981-10-21 | Mitsubishi Electric Corp | Shift register |
| JPS574100A (en) * | 1980-06-10 | 1982-01-09 | Sharp Kk | Voice information output device |
| JPS60112322A (ja) * | 1983-11-22 | 1985-06-18 | Matsushita Electric Ind Co Ltd | プログラマブルカウンタ |
| JPS60127819A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | バイナリ−カウンタ |
| JPS60148226A (ja) * | 1984-01-12 | 1985-08-05 | Matsushita Electric Ind Co Ltd | バイナリ−カウンタ |
| JPS60152128A (ja) * | 1984-11-19 | 1985-08-10 | Sharp Corp | 直列−並列変換回路 |
-
1985
- 1985-12-25 JP JP60294305A patent/JP2513179B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56134395A (en) * | 1980-03-25 | 1981-10-21 | Mitsubishi Electric Corp | Shift register |
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| JPS60127819A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | バイナリ−カウンタ |
| JPS60148226A (ja) * | 1984-01-12 | 1985-08-05 | Matsushita Electric Ind Co Ltd | バイナリ−カウンタ |
| JPS60152128A (ja) * | 1984-11-19 | 1985-08-10 | Sharp Corp | 直列−並列変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7355534B2 (en) | 1999-01-28 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
| US8477897B1 (en) | 2004-04-21 | 2013-07-02 | Altera Corporation | Bit slip circuitry for serial data signals |
| US8774305B1 (en) | 2004-04-21 | 2014-07-08 | Altera Corporation | Bit slip circuitry for serial data signals |
| US9054854B1 (en) | 2004-04-21 | 2015-06-09 | Altera Corporation | Bit slip circuitry for serial data signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513179B2 (ja) | 1996-07-03 |
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