JPS60112322A - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
- Publication number
- JPS60112322A JPS60112322A JP21985983A JP21985983A JPS60112322A JP S60112322 A JPS60112322 A JP S60112322A JP 21985983 A JP21985983 A JP 21985983A JP 21985983 A JP21985983 A JP 21985983A JP S60112322 A JPS60112322 A JP S60112322A
- Authority
- JP
- Japan
- Prior art keywords
- address
- counter
- data
- memory section
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データが存在しないアドレスを選択したとき
、メモリ部がカウンタヘブリセットデータとして「０」
を出力するプログラマブルカウン従来例の構成とその問
題点 メモリ部がカウンタヘブリセットデータとして「０」を
出力する従来のプログラマブルカウンタについて、第１
図および第２図を用いて説明する。
、メモリ部がカウンタヘブリセットデータとして「０」
を出力するプログラマブルカウン従来例の構成とその問
題点 メモリ部がカウンタヘブリセットデータとして「０」を
出力する従来のプログラマブルカウンタについて、第１
図および第２図を用いて説明する。
第１図において、１はカウンタ２にクロックを供給する
クロック端子、３はカウンタ２にプリセラ１〜信号を供
給するプリセット端子、４〜６はアドレスデコード部７
のアドレス設定端子であり、このアドレス設定端子４〜
６はアドレスデコード部７のＡ、Ｂ、Ｃ端子にそれぞれ
接続されている。
クロック端子、３はカウンタ２にプリセラ１〜信号を供
給するプリセット端子、４〜６はアドレスデコード部７
のアドレス設定端子であり、このアドレス設定端子４〜
６はアドレスデコード部７のＡ、Ｂ、Ｃ端子にそれぞれ
接続されている。
前記カウンタ２は、プリセット機能を有するフリップフ
ロップ８〜１３から構成ゝされており、この例では６ビ
ツトのバイナリ−ダウンカウンタとなっている。フリッ
プフロップ８〜１３の０１〜Ｃ６はクロック入力端子、
Ｄ１〜Ｄ６はプリセットデータ端子、０１〜Ｑ５は非反
転出力端子、ＰＲ１〜ＰＲｅはプリセット信号端子であ
る。前記アドレスデコード部７はアドレス設定端子４〜
６の入力に応じてメモリ部１４のアドレスを決定する。
ロップ８〜１３から構成ゝされており、この例では６ビ
ツトのバイナリ−ダウンカウンタとなっている。フリッ
プフロップ８〜１３の０１〜Ｃ６はクロック入力端子、
Ｄ１〜Ｄ６はプリセットデータ端子、０１〜Ｑ５は非反
転出力端子、ＰＲ１〜ＰＲｅはプリセット信号端子であ
る。前記アドレスデコード部７はアドレス設定端子４〜
６の入力に応じてメモリ部１４のアドレスを決定する。
前記憶している。前記メモリ部１４の出力端子ＰＤ１〜
ＰＤ６はカウンタ２のフリップフロップ８〜１３のプリ
セットデータ端子Ｄ１〜Ｄ６に接続されている。前記ア
ドレスデコード部７のアドレス出力端子ＡＤ１〜ＡＤ７
はメモリ部１４のアドレス入力端子ＢＤ１〜８Ｄ７に接
続されている。
ＰＤ６はカウンタ２のフリップフロップ８〜１３のプリ
セットデータ端子Ｄ１〜Ｄ６に接続されている。前記ア
ドレスデコード部７のアドレス出力端子ＡＤ１〜ＡＤ７
はメモリ部１４のアドレス入力端子ＢＤ１〜８Ｄ７に接
続されている。
第２図はアドレスデコード部７およびメモリ部１４の具
体的構成図である。アドレスデコード部７は７アドレス
Ｌ１〜Ｌ７から成り、各格子の「○」印箇所はそのビッ
トがローレベルになったときにライン出力をハイレベル
にする。無印のビットはフローティング状態になってい
て、それぞれのライン１１〜Ｌ７はいずれもプルアップ
されている。
体的構成図である。アドレスデコード部７は７アドレス
Ｌ１〜Ｌ７から成り、各格子の「○」印箇所はそのビッ
トがローレベルになったときにライン出力をハイレベル
にする。無印のビットはフローティング状態になってい
て、それぞれのライン１１〜Ｌ７はいずれもプルアップ
されている。
メモリ部１４の各格子の「○」印の箇所は、それぞれの
ラインに挿入されているインバータ １５ａ〜１５Ｑの
出力レベルがローレベルになったときにローレベルとな
り、「Ｏ」印の箇所を有しているビットのインバータ１
６ａ〜１６［の入力側がローレベルとなる。そして、そ
れぞれのインバータ１６ａ〜１６ｆの入力側はプルアッ
プされている。従って、メモリ部１！！のビットの各格
子のｒＯＪの箇所のどれか１つでもローレベルになると
、そのビットのインバータの出力はハイレベルとなる。
ラインに挿入されているインバータ １５ａ〜１５Ｑの
出力レベルがローレベルになったときにローレベルとな
り、「Ｏ」印の箇所を有しているビットのインバータ１
６ａ〜１６［の入力側がローレベルとなる。そして、そ
れぞれのインバータ１６ａ〜１６ｆの入力側はプルアッ
プされている。従って、メモリ部１！！のビットの各格
子のｒＯＪの箇所のどれか１つでもローレベルになると
、そのビットのインバータの出力はハイレベルとなる。
なお１７ａ−１７ｃはインバータである。
上記のように構成された従来のプログラマブルカウンタ
において、例えばアドレスデコード部７のアドレス設定
端子４〜６が２進表示で（０００）とすると、ラインＬ
１において、ラインインバータ１５ａの出力がローレベ
ルとなり、出力端子・ＰＤｌ、ＰＯ２の出力がハイレベ
ルとなり、カウンタ２のプリセットデータとしてメモリ
部１４からカウンタ２へＭＳＢ側からＬＳＢ側に向かっ
て（０００１０１）のプリセットデータが出力されたこ
とになる。ここではローレベルｆｒｏ〕、ハイレベルを
「１」とす正論理で取扱っている。プリセットデータが
出力された後に、カウンタ２のプリセット端子３にプリ
セット信号が入力されると、カウンタ２はプリセットデ
ータに従って、ＭＳＢ側からＬ Ｓ Ｂ １１１１１に
向かって（０００１０１）とセットされる。カウンタ２
はプリセットされたカウント値からクロック入力に従っ
てカウント動作を行う。また、アドレスデコード部７の
アドレス設定端子４〜６が（０１０）のときには、ライ
ンＬ３が選択され、メモリ部１４からプリセットデータ
としてＭＳＢ側からＬＳＢ側に向かって〔００００００
）をカウンタ２に出力する。さらにアドレスデコード部
７のアドレス設定端子４〜６が（１１１）のときには、
すべてのアドレスライン１１〜Ｌ７が選択されないので
、各アドレスラインＬ１〜Ｌ７のインバータ１５ａ〜１
５ｇの出力はハイレベルとなり、プリセットデータとし
てメモリ部１４はＭＳＢ側からＬＳＢ側に向かって（０
０００００）を出力する。
において、例えばアドレスデコード部７のアドレス設定
端子４〜６が２進表示で（０００）とすると、ラインＬ
１において、ラインインバータ１５ａの出力がローレベ
ルとなり、出力端子・ＰＤｌ、ＰＯ２の出力がハイレベ
ルとなり、カウンタ２のプリセットデータとしてメモリ
部１４からカウンタ２へＭＳＢ側からＬＳＢ側に向かっ
て（０００１０１）のプリセットデータが出力されたこ
とになる。ここではローレベルｆｒｏ〕、ハイレベルを
「１」とす正論理で取扱っている。プリセットデータが
出力された後に、カウンタ２のプリセット端子３にプリ
セット信号が入力されると、カウンタ２はプリセットデ
ータに従って、ＭＳＢ側からＬ Ｓ Ｂ １１１１１に
向かって（０００１０１）とセットされる。カウンタ２
はプリセットされたカウント値からクロック入力に従っ
てカウント動作を行う。また、アドレスデコード部７の
アドレス設定端子４〜６が（０１０）のときには、ライ
ンＬ３が選択され、メモリ部１４からプリセットデータ
としてＭＳＢ側からＬＳＢ側に向かって〔００００００
）をカウンタ２に出力する。さらにアドレスデコード部
７のアドレス設定端子４〜６が（１１１）のときには、
すべてのアドレスライン１１〜Ｌ７が選択されないので
、各アドレスラインＬ１〜Ｌ７のインバータ１５ａ〜１
５ｇの出力はハイレベルとなり、プリセットデータとし
てメモリ部１４はＭＳＢ側からＬＳＢ側に向かって（０
０００００）を出力する。
しかしながら、上記のような従来の構成においては、メ
モリ上のデータがｒＯＪであるアドレス（０１０）を選
択したときも、メモリ上にデータが存在しないアドレス
（１１１）を選択したときも、メモリ部１４はｒＯＪを
出力する。従って、アドレス（０１０）はＲＯＭデータ
の存在しないアば１ノスとｌ１ｆｆｉｌ″、になるーデ
イジタル集積回路においては、アドレスデコード部７お
よびメモリ部１４の占有する面積が大きいため、必要最
小限にしなければならない。また、必要以上のアドレス
が存在する場合、アドレスをドライブする素子も大きな
容量が必要となり、ひいてはチップ面積の拡大というこ
とになる。
モリ上のデータがｒＯＪであるアドレス（０１０）を選
択したときも、メモリ上にデータが存在しないアドレス
（１１１）を選択したときも、メモリ部１４はｒＯＪを
出力する。従って、アドレス（０１０）はＲＯＭデータ
の存在しないアば１ノスとｌ１ｆｆｉｌ″、になるーデ
イジタル集積回路においては、アドレスデコード部７お
よびメモリ部１４の占有する面積が大きいため、必要最
小限にしなければならない。また、必要以上のアドレス
が存在する場合、アドレスをドライブする素子も大きな
容量が必要となり、ひいてはチップ面積の拡大というこ
とになる。
発明の目的
本発明は上記従来の欠点を解消するもので、カウンタに
プリセットデータを与えるメモリ部のアドレス数をより
少なくすることにより、アドレスデコード部の面積を小
さくすることができるプログラマブルカウンタを提供す
ることを目的とする。
プリセットデータを与えるメモリ部のアドレス数をより
少なくすることにより、アドレスデコード部の面積を小
さくすることができるプログラマブルカウンタを提供す
ることを目的とする。
発明の構成
上記目的を達成するため、本発明のプログラマブルカウ
ンタは、プリセット機能を有するカウンタと、このカウ
ンタにプリセットデータを供給するメモリ部と、このメ
モリ部のアドレスを選択するアドレスデコード部と、前
記メモリ部のデータの存在しないアドレスを選択したと
きに前記メモリ部から前記カウンタへプリセットデータ
とじて「Ｏ」を出力ざ「る手段とを備え、前記メモリ部
の設定データが「０］であるアドレスを前記アドレスデ
コード部から削除したものである。
ンタは、プリセット機能を有するカウンタと、このカウ
ンタにプリセットデータを供給するメモリ部と、このメ
モリ部のアドレスを選択するアドレスデコード部と、前
記メモリ部のデータの存在しないアドレスを選択したと
きに前記メモリ部から前記カウンタへプリセットデータ
とじて「Ｏ」を出力ざ「る手段とを備え、前記メモリ部
の設定データが「０］であるアドレスを前記アドレスデ
コード部から削除したものである。
かかる構成によれば、アドレスデコード部のアドレスを
減少させることができ、集積回路でのアドレスデコード
部の占有面積を小さくできるのである。
減少させることができ、集積回路でのアドレスデコード
部の占有面積を小さくできるのである。
実施例の説明
以下、本発明の一実施例について、図面に基づいて説明
する。
する。
第３図は本発明の一実施例におけるプログラマブルカウ
ンタの要部の回路ブロック図、第４図は同プログラマブ
ルカウンタのアドレスデコード部およびメモリ部の具体
的構成図であり、第１図および第２図に示す構成要素と
同一の構成要素には同一の符号を付してその説明を省略
する。
ンタの要部の回路ブロック図、第４図は同プログラマブ
ルカウンタのアドレスデコード部およびメモリ部の具体
的構成図であり、第１図および第２図に示す構成要素と
同一の構成要素には同一の符号を付してその説明を省略
する。
第３図において、第１図との相違点は、アドレスデコー
ド部７のアドレス出力端子ＡＤ３とメモリ部１４のアド
レス入力端子ＢＤ３とを接続するラインが削除されてい
ることである。
ド部７のアドレス出力端子ＡＤ３とメモリ部１４のアド
レス入力端子ＢＤ３とを接続するラインが削除されてい
ることである。
第４図において、第２図との相違点は、メモリ部１４に
おいてｒＯＪのデータを表わし、かつアドレスデコード
部７においてアドレス入力端子ＢＤ３への信号をデコー
ドするラインＬ３が削除されている。
おいてｒＯＪのデータを表わし、かつアドレスデコード
部７においてアドレス入力端子ＢＤ３への信号をデコー
ドするラインＬ３が削除されている。
以上のように構成された本実施例のプログラマブルカウ
ンタについて以下その動作を説明する。
ンタについて以下その動作を説明する。
例えばアドレスデコード部７のアドレス設定端子４〜６
の入力が２進表示で（０００）とすると、従来例の説明
と同様に、ＭＳＢ側からＬＳＢ側に向かって（０００１
０１）のプリセットデータがカウンタ２に出力されたこ
とになり、プリセット信号がブリセラ１〜端子３に加え
られると、カウンタ２はＭＳＢ側からＬＳＢ側に向かっ
て（０００１０１）にセットされる。アドレス設定端子
４〜６に２進表示で（０１０）あるいは（１１１）が入
力された場合、アドレスデコード部７には〔０１０〕と
（１１１）のアドレスは存在しないので、メモリ部１４
は（００００００）のプリセットデータをカウンタ２に
出力する。アドレスが（０１０）のときは、設定データ
は（００００００）であるので、アドレスデコード部７
にアドレスが存在しなくても設定されたプリセットデー
タがカウンタ２に出力されたことになる。従ってメモリ
部１４の設定データがｒＯＪのアドレスを削除しても、
プリセットデータが得られる。アドレスが（１１１）の
ときも、ＲＯＭはＩ’ＯＪを出力するが、（１１１）と
なるようなアドレスは指定されないので何らさしつかえ
ない。
の入力が２進表示で（０００）とすると、従来例の説明
と同様に、ＭＳＢ側からＬＳＢ側に向かって（０００１
０１）のプリセットデータがカウンタ２に出力されたこ
とになり、プリセット信号がブリセラ１〜端子３に加え
られると、カウンタ２はＭＳＢ側からＬＳＢ側に向かっ
て（０００１０１）にセットされる。アドレス設定端子
４〜６に２進表示で（０１０）あるいは（１１１）が入
力された場合、アドレスデコード部７には〔０１０〕と
（１１１）のアドレスは存在しないので、メモリ部１４
は（００００００）のプリセットデータをカウンタ２に
出力する。アドレスが（０１０）のときは、設定データ
は（００００００）であるので、アドレスデコード部７
にアドレスが存在しなくても設定されたプリセットデー
タがカウンタ２に出力されたことになる。従ってメモリ
部１４の設定データがｒＯＪのアドレスを削除しても、
プリセットデータが得られる。アドレスが（１１１）の
ときも、ＲＯＭはＩ’ＯＪを出力するが、（１１１）と
なるようなアドレスは指定されないので何らさしつかえ
ない。
発明の詳細
な説明しｔこように、本発明によれば、メモリ部の設定
データがｒＯＪであるアドレスをアドレスデコード部か
ら削除したので、カウンタにプリセットデータを供給す
るメモリ部のアドレス数を少なくでき、したがってアド
レスデコード部の占有する面積を小さくすることができ
る。またその結果、集積回路のチップ面積を小さくでき
る。
データがｒＯＪであるアドレスをアドレスデコード部か
ら削除したので、カウンタにプリセットデータを供給す
るメモリ部のアドレス数を少なくでき、したがってアド
レスデコード部の占有する面積を小さくすることができ
る。またその結果、集積回路のチップ面積を小さくでき
る。
第１図は従来のプログラマブルカウンタの要部の回路ブ
ロック図、第２図は同プログラマブルカウンタのアドレ
スデコード部およびメモリ部の具体的構成図、第３図は
本発明の一実施例におけるプログラマブルカウンタの要
部の回路ブロック図、第４図は同プログラマブルカウン
タのアドレスレコード部およびメモリ部の具体的構成図
である。 ２・・・カウンタ、７・・・アドレスデコード部、１４
・・・メモリ部 代理人 森 本 義 弘
ロック図、第２図は同プログラマブルカウンタのアドレ
スデコード部およびメモリ部の具体的構成図、第３図は
本発明の一実施例におけるプログラマブルカウンタの要
部の回路ブロック図、第４図は同プログラマブルカウン
タのアドレスレコード部およびメモリ部の具体的構成図
である。 ２・・・カウンタ、７・・・アドレスデコード部、１４
・・・メモリ部 代理人 森 本 義 弘
Claims (1)
- １、プリセット機能を有するカウンタと、このカウンタ
にプリセットデータを供給するメモリ部と、このメモリ
部のアドレスを選択り゛るアドレスデコード部と、前記
メモリ部のデータの存在しないアドレスを選択したとき
に前記メモリ部から前記カウンタヘプリセットデータと
してｒＯＪを出力させる手段とを備え、前記メモリ部の
設定データが「０」であるアドレスを前記アドレスデコ
ート部から削除したプログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985983A JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985983A JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60112322A true JPS60112322A (ja) | 1985-06-18 |
| JPH0456492B2 JPH0456492B2 (ja) | 1992-09-08 |
Family
ID=16742172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985983A Granted JPS60112322A (ja) | 1983-11-22 | 1983-11-22 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151029A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | カウンタ付直列−並列変換回路 |
| KR100429554B1 (ko) * | 2002-04-19 | 2004-05-03 | 주식회사 하이닉스반도체 | 프로그램 가능 카운터 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798038A (en) * | 1980-12-12 | 1982-06-18 | Toshiba Corp | Decoding system for code |
-
1983
- 1983-11-22 JP JP21985983A patent/JPS60112322A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798038A (en) * | 1980-12-12 | 1982-06-18 | Toshiba Corp | Decoding system for code |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151029A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | カウンタ付直列−並列変換回路 |
| KR100429554B1 (ko) * | 2002-04-19 | 2004-05-03 | 주식회사 하이닉스반도체 | 프로그램 가능 카운터 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456492B2 (ja) | 1992-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5363424A (en) | Partially-operable driver circuit | |
| US6269138B1 (en) | Low power counters | |
| JPS60112322A (ja) | プログラマブルカウンタ | |
| JPS5937639U (ja) | 工業用処理装置 | |
| JPH0684346A (ja) | レジスタ制御回路 | |
| JP2975638B2 (ja) | 半導体集積回路 | |
| KR950003057Y1 (ko) | 명령/상태 정보 교환회로 | |
| JPS58219645A (ja) | マイクロコンピユ−タ | |
| JP2922963B2 (ja) | シーケンスコントローラ | |
| JPS6180341A (ja) | スタテツク・ランダム・アクセス・メモリ装置 | |
| JPS62104152A (ja) | 半導体装置 | |
| JPS62272367A (ja) | 多ビツト表現構造を有する論理回路図 | |
| EP0273637A2 (en) | Bit pattern conversion system | |
| JPS62123548A (ja) | Ｉ／ｏユニツト | |
| JPH1131121A (ja) | バス幅変換回路 | |
| JPS5826858B2 (ja) | リングカウンタ回路 | |
| JPS6022356A (ja) | 大規模集積回路 | |
| JPS62237554A (ja) | デイジタルアウトプツトユニツト | |
| JPH02243975A (ja) | 集積回路 | |
| JPS61272850A (ja) | メモリカ−ド | |
| JPS61211741A (ja) | マイクロコンピユ−タ | |
| JPH047596A (ja) | 画像メモリ制御方式 | |
| JPH0527872A (ja) | Ｌｓｉ初期設定方式 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPS60247764A (ja) | メモリアドレス制御方式 |