JPH0527872A - Ｌｓｉ初期設定方式 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル信号処理装置に使用されるＬＳＩ
の機能を設定する設定信号の本数を減少させる。 【構成】 リセット信号２１を出力するパワーオンリセ
ット回路１１と、読出専用メモリ（ＲＯＭ）１２と、パ
ワーオンリセット回路１１からのリセット信号２１を入
力し、アドレス信号２３と読出信号２２を読出専用メモ
リ１２に出力し、この読出専用メモリ１２からデータ信
号２４を入力し、シリアルクロック信号２５とシリアル
データ信号２６およびストローブ信号２７を出力する設
定制御回路１３と、この設定制御回路１３よりのシリア
ルクロック信号２５とシリアルデータ信号２６およびス
トローブ信号２７を入力し、設定信号３１を出力する直
列並列変換回路１４から構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理装置
に一般に使用されるＬＳＩの初期設定方式に関するもの
である。

【０００２】

【従来の技術】ディジタル信号処理回路を実現する場
合、多くの機能を集積した大規模集積回路（以下、ＬＳ
Ｉと呼称する）として実現するのが一般的である。そし
て、このＬＳＩは多くの機能を集積するため、しばしば
その機能を外部からの設定により設定あるいは切替える
必要が生じる。この設定はそのうち、機器の立上げ時に
固定的に設定すればよいものが多い。これらの設定をお
こなうため、従来は図３に示すように、必要な設定の種
類だけＬＳＩの外部に設定信号４３を引き出しておき、
設定端子４４を接続するあるいはしないことによって設
定信号４３の論理を指定し、ＬＳＩの機能を設定するこ
とが行われていた。この図３において、４１はＬＳＩ、
４２_1,４２₂・・・４２_nはこのＬＳＩ４１に収容される
回路1,回路2 ・・・回路n である。

【０００３】

【発明が解決しようとする課題】今般、ディジタル信号
処理装置がますます複雑になるにつれて、１つのＬＳＩ
に集積する機能はますます多くなってきている。それに
したがい、上記の設定信号４３の数も多く必要になる。
そして、従来のＬＳＩの制御方式では、ＬＳＩの集積化
にしたがい全体の端子数も増大するがＬＳＩとしての端
子数の増加には限界があるという課題があり、必要な端
子数を削減するための工夫が期待されていた。

【０００４】

【課題を解決するための手段】本発明のＬＳＩ初期設定
方式は、リセット信号を出力するパワーオンリセット回
路と、読出専用メモリと、上記パワーオンリセット回路
からリセット信号を入力し，アドレス信号と読出信号を
上記読出専用メモリに出力し，この読出専用メモリから
データ信号を入力し，シリアルクロック信号とシリアル
データ信号およびストローブ信号を出力する設定制御回
路と、この設定制御回路から、シリアルクロック信号と
シリアルデータ信号およびストローブ信号を入力し，設
定信号を出力する直列並列変換回路からなるものであ
る。

【０００５】

【作用】本発明においては、ディジタル信号処理装置に
使用されるＬＳＩの機能を設定する設定信号の本数を減
少させる。

【０００６】

【実施例】図１は本発明によるＬＳＩ初期設定方式の一
実施例を示すブロック図である。この図１において、１
１はリセット信号２１を出力するパワーオンリセット回
路、１２は読出専用メモリ（ＲＯＭ）、１３はパワーオ
ンリセット回路１１からリセット信号２１を入力し，ア
ドレス信号２３と読出信号２２を読出専用メモリ１２に
出力し，この読出専用メモリ１２からデータ信号２４を
入力し，シリアルクロック信号２５とシリアルデータ信
号２６およびストローブ信号２７を出力する設定制御回
路、１４はこの設定制御回路１３からシリアルクロック
信号２５とシリアルデータ信号２６およびストローブ信
号２７を入力し，設定信号３１を出力する直列並列変換
回路で、この直列並列変換回路１４はＬＳＩ１６に内蔵
されている。１５_1,１５₂ ・・・１５_n はこの直列並列
変換回路１４からの設定信号３１によって設定される回
路1,回路2 ・・・回路n で、ＬＳＩ１６に収容されてい
る。

【０００７】図２は図１の動作説明に供するタイムチャ
ートで、（ａ）はリセット信号２１を示したものであ
り、（ｂ）はアドレス信号２３、（ｃ）は読出信号２
２、（ｄ）はデータ信号２４−１〜２４−４、（ｅ）は
シリアルクロック信号２５−１、（ｆ）はシリアルデー
タ信号２６−１、（ｇ）はストローブ信号２７−１、
（ｈ）はシリアルクロック信号２５−２、（ｊ）はスト
ローブ信号２７−２、（ｋ）は設定信号３１−１，３１
−２・・・３１−８を示したものである。

【０００８】つぎに図１に示す実施例の動作を図２を参
照して説明する。まず、読出専用メモリ（以下、ＲＯＭ
と呼称する）１２にはＬＳＩに設定すべき信号が予め記
憶されており、ここではアドレス信号２３の指定によ
り、読出信号２２にしたがって４ビットずつデータ信号
２４から読み出すことができる。また、ここではひとつ
のＬＳＩに設定するべきデータは８ビットとし、第１の
ＬＳＩに設定すべき信号はＲＯＭのアドレス信号が
「０」，「１」のデータとして４ビットずつ記憶されて
おり、第２のＬＳＩに設定するべき信号はＲＯＭのアド
レス信号が「２」，「３」に、以下同様に記憶されてい
るものとする。そして、パワーオンリセット回路１１
は、電源立上げ時に一定期間リセット信号２１を出力す
る。図２では「Ｌ」でリセット、「Ｈ」で通常を表す。

【０００９】つぎに、設定制御回路１３は、リセット信
号２１の解除（図２の（ａ）におけるａ）によって動作
を開始し、まずアドレス信号２３に「０」を設定し（図
２の（ｂ）におけるｂ₁ ）、読出信号２２を出力し（図
２の（ｃ）におけるｃ₁ ）、アドレス信号２３の「０」
に対応したデータ信号２４（図２の（ｄ）における
ｄ₁、 ここでは〜で示す）を入力する。入力したデ
ータ信号２４はシリアルデータ信号２６に変換され（図
２の（ｆ）におけるｆ₁〜ｆ₄）、シリアルクロック信号
２５（図２の（ｅ）におけるｅ₁〜ｅ₄）とともに直列並
列変換回路１４に出力される。

【００１０】そして、シリアルデータ信号２６を４ビッ
ト出力した後、同様にアドレス信号２３に「１」を設定
し（図２の（ｂ）におけるｂ₂ ）、読出信号２２を出力
し（図２の（ｃ）におけるｃ₂ ）、アドレス信号２３の
「１」に対応したデータ信号２４（図２の（ｄ）におけ
るｄ₂ 、ここでは〜で示す）を入力し、シリアルデ
ータ信号２６（図２の（ｆ）におけるｆ₅〜ｆ₈）とシリ
アルクロック信号２５（図２の（ｅ）におけるｅ₅〜
ｅ₈）を出力する。ここで、第１のＬＳＩに設定すべき
信号を送出したので、ストローブ信号２７を出力する
（図２の（ｇ）におけるｇ₁）。 以下、第２のＬＳＩ以
下に対し同様にアドレス信号「２」〜を設定し、第２の
ＬＳＩに対応するシリアルデータ信号２６（図２の
（ｆ）におけるｆ₉〜ｆ₁₄ ）とシリアルクロック信号２
５（図２の（ｈ）におけるｈ₁〜ｈ₆）およびストローブ
信号２７（図２の（ｊ）におけるｊ₁ ）を出力する。

【００１１】つぎに、ＬＳＩ１６の直列並列変換回路１
４は、入力したシリアルクロック信号２５（図２の
（ｅ）におけるｅ₁〜ｅ₈）にしたがいシリアルデータ信
号２６（図２の（ｆ）におけるｆ₁〜ｆ₈、〜）を読
み込み、ストローブ信号２７（図２の（ｇ）におけるｇ
₁） にしたがってそれまで読み込んだシリアルデータ信
号を直列並列変換し、設定信号３１に出力する（図２の
（ｋ）における ｋ₁、〜）。

【００１２】

【発明の効果】以上説明したように本発明は、ディジタ
ル信号処理装置に使用されるＬＳＩの機能を設定する設
定信号の本数を減少させるようにしたので、各ＬＳＩに
入力する設定に必要な信号は設定信号の本数にかかわら
ず３本であり、ＬＳＩの端子数を減少することができる
効果がある。また、設定信号の本数の大小にはＲＯＭの
容量と直列並列変換回路の規模変更で対応し、設定する
データを変更する場合はＲＯＭのデータを変更すること
により行うことができるという効果を有する。

【図面の簡単な説明】

【図１】本発明によるＬＳＩ初期設定方式の一実施例を
示すブロック図である。

【図２】図１の動作説明に供するタイムチャートであ
る。

【図３】従来のＬＳＩ設定方式の一例を示すブロック図
である。

【符号の説明】

１１ パワーオンリセット回路 １２ 読出専用メモリ（ＲＯＭ） １３ 設定制御回路 １４ 直列並列変換回路 １５₁〜１５_n 回路 １６ ＬＳＩ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 リセット信号を出力するパワーオンリセ
   ット回路と、読出専用メモリと、前記パワーオンリセッ
   ト回路からリセット信号を入力し，アドレス信号と読出
   信号を前記読出専用メモリに出力し，この読出専用メモ
   リからデータ信号を入力し，シリアルクロック信号とシ
   リアルデータ信号およびストローブ信号を出力する設定
   制御回路と、この設定制御回路からシリアルクロック信
   号とシリアルデータ信号およびストローブ信号を入力
   し，設定信号を出力する直列並列変換回路からなること
   を特徴とするＬＳＩ初期設定方式。