JPS62272367A - 多ビツト表現構造を有する論理回路図 - Google Patents
多ビツト表現構造を有する論理回路図Info
- Publication number
- JPS62272367A JPS62272367A JP61116633A JP11663386A JPS62272367A JP S62272367 A JPS62272367 A JP S62272367A JP 61116633 A JP61116633 A JP 61116633A JP 11663386 A JP11663386 A JP 11663386A JP S62272367 A JPS62272367 A JP S62272367A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- symbols
- multibit
- circuit diagram
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 title claims abstract description 27
- 101100421503 Arabidopsis thaliana SIGA gene Proteins 0.000 description 1
- 241001026800 Nineta Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
技術分野
本発明は多ビット表現構造を有する論理回路図に関する
ものである。
ものである。
従来技術
従来、この種の論理回路図では、多ビット分に相当する
回路図シンボルを定義してこのシンボルを用いて多ビッ
ト表記を行っている。また、多ビットからなる信号束線
の表現は束線を構成する線の本数と信号名のビット幅表
現とのみにより行っている。
回路図シンボルを定義してこのシンボルを用いて多ビッ
ト表記を行っている。また、多ビットからなる信号束線
の表現は束線を構成する線の本数と信号名のビット幅表
現とのみにより行っている。
かかる従来の論理回路図の表記方法では、ビット数に対
応して回路図シンボルを定義しておく必要があり、よっ
てビット数が増大すればそれに応じて回路図シンボルの
定義数が増大するという欠点がある。また、多ビット表
現するときに、単に接続線上に束線の本数のみを定義す
るだけでは複数の束線を１つの束線にしたり、束線から
複数本を選択する場合等に表現が不可能であったり、複
雑になるという欠点がある。
応して回路図シンボルを定義しておく必要があり、よっ
てビット数が増大すればそれに応じて回路図シンボルの
定義数が増大するという欠点がある。また、多ビット表
現するときに、単に接続線上に束線の本数のみを定義す
るだけでは複数の束線を１つの束線にしたり、束線から
複数本を選択する場合等に表現が不可能であったり、複
雑になるという欠点がある。
発明の目的
本発明は上記従来のものの欠点を除去すべくなされたも
のであって、その目的とするところは、簡単な表記用シ
ンボルを使用するのみで多ビットの論理回路図の表記が
可能となると共に、束線への収束や束線からの選択が容
易にかつ明確に表記可能な多ビット表現構造を有する論
理回路図を提供することにある。
のであって、その目的とするところは、簡単な表記用シ
ンボルを使用するのみで多ビットの論理回路図の表記が
可能となると共に、束線への収束や束線からの選択が容
易にかつ明確に表記可能な多ビット表現構造を有する論
理回路図を提供することにある。
１１立且１
本発明による他ビット表現構造を有する論理回路図は、
多ビット入出力端子であることを表示するための特殊記
号を用いて表記された端子名を有する多ビット用端子を
持った回路機能シンボルと、信号名のビット幅指定ある
いは信号線の本数指定により表記された多ビットを表す
束線と称する接続線と、この接続線に対して略直交して
表記され前記束線への収束及び前記束線からの選択を表
現可能なバスシンボルとを含んで構成されたことを特徴
とする。
多ビット入出力端子であることを表示するための特殊記
号を用いて表記された端子名を有する多ビット用端子を
持った回路機能シンボルと、信号名のビット幅指定ある
いは信号線の本数指定により表記された多ビットを表す
束線と称する接続線と、この接続線に対して略直交して
表記され前記束線への収束及び前記束線からの選択を表
現可能なバスシンボルとを含んで構成されたことを特徴
とする。
実施例
次に本発明について図面を参照して説明する。
第１図は本発明の多ビット用端子を持った回路様能シン
ボルの実施例を示す図であり、各回路機能シンボルの端
子にＡ＃、あるいはＤ＃、Ｑ＃などの特殊文字・記号を
利用した端子名が多ビット用端子であり、実際に何本の
端子になるかは接続する束線によって本数が決まる。
ボルの実施例を示す図であり、各回路機能シンボルの端
子にＡ＃、あるいはＤ＃、Ｑ＃などの特殊文字・記号を
利用した端子名が多ビット用端子であり、実際に何本の
端子になるかは接続する束線によって本数が決まる。
第１図（Ａ）はアンドゲートｎ能を有する回路機能シン
ボルであり、Ａ＃が他ビット入力端子を示し、Ｙはゲー
ト出力端子を示している。（Ｂ）及び（Ｃ）はオアゲー
ト機能及びエクスクル−シブオアゲート機能を夫々示す
シンボルであり、同様に八＃が他ビット入力端子を示し
、Ｙがゲート出力端子を示す。
ボルであり、Ａ＃が他ビット入力端子を示し、Ｙはゲー
ト出力端子を示している。（Ｂ）及び（Ｃ）はオアゲー
ト機能及びエクスクル−シブオアゲート機能を夫々示す
シンボルであり、同様に八＃が他ビット入力端子を示し
、Ｙがゲート出力端子を示す。
（Ｄ）はレジスタ機能を示すシンボルであり、Ｄ＃が多
ビットのデータ入力端子、Ｑ＃が多ビット出力端子であ
る。（Ｅ）はパリティゼネレータ機能を示すシンボルで
あり、Ｄ＃が多ビットのデータ入力端子を示している。
ビットのデータ入力端子、Ｑ＃が多ビット出力端子であ
る。（Ｅ）はパリティゼネレータ機能を示すシンボルで
あり、Ｄ＃が多ビットのデータ入力端子を示している。
また、（Ｆ）はビレ９タ機能を示すシンボルであり、Ａ
＃、Ｂ＃、Ｃ＃、Ｄ＃が夫々多ビット入力端子、Ｙ＃が
多ビット出力端子を示す。
＃、Ｂ＃、Ｃ＃、Ｄ＃が夫々多ビット入力端子、Ｙ＃が
多ビット出力端子を示す。
第２図及至第５図はバスシンボルの実施例を示す図であ
る。第２因は信号線の収束を示すための表記用のバスシ
ンボルであり、（Ａ）は０本の信号線からなる束線とｍ
本の信号線からなる束線（ｎ、ｍは正の整数）とを収束
せしめて１つの束線とすることを示すためのバスシンボ
ルの例であり、これ等束線に略直交して表記された矩形
状シンボル４を境にして左側が統合されるべきｎ、ｍ本
の各信号線からなる束線であり、右側が統合後の１つの
束線を示していることになる。第２図（Ｂ）は信号Ｓ
ＩＧＡ、Ｓ ＩＧＢ、Ｓ ＩＧＣを統合するためのシン
ボルであり、まとめられた束線はＳ ＩＧ ＜Ａ、Ｂ、
Ｃ＞として表記されているが、Ｓ ＩＧ （Ａ、Ｂ、Ｃ
）として表記しても良い。第２図（Ｃ）はＡ（０−７）
で示すＯ〜７ビットの８本の信号線による束線とＡ（８
−１５＞で示す８〜１５ビットの８本の多ビット信号線
による束線とを統合して１つの束線Ａ（０−１５）とす
ることを表記するシンボルである。
る。第２因は信号線の収束を示すための表記用のバスシ
ンボルであり、（Ａ）は０本の信号線からなる束線とｍ
本の信号線からなる束線（ｎ、ｍは正の整数）とを収束
せしめて１つの束線とすることを示すためのバスシンボ
ルの例であり、これ等束線に略直交して表記された矩形
状シンボル４を境にして左側が統合されるべきｎ、ｍ本
の各信号線からなる束線であり、右側が統合後の１つの
束線を示していることになる。第２図（Ｂ）は信号Ｓ
ＩＧＡ、Ｓ ＩＧＢ、Ｓ ＩＧＣを統合するためのシン
ボルであり、まとめられた束線はＳ ＩＧ ＜Ａ、Ｂ、
Ｃ＞として表記されているが、Ｓ ＩＧ （Ａ、Ｂ、Ｃ
）として表記しても良い。第２図（Ｃ）はＡ（０−７）
で示すＯ〜７ビットの８本の信号線による束線とＡ（８
−１５＞で示す８〜１５ビットの８本の多ビット信号線
による束線とを統合して１つの束線Ａ（０−１５）とす
ることを表記するシンボルである。
第３図は信号線の分割を示すための表記用のバスシンボ
ルであり、（Ａ）はｎ十ｍ本の信号線からなる１つの束
線を、０本の信号線からなる第１の束線とｍ本の信号線
からなる第２の束線とに分割する例である。（Ｂ）はＡ
（０−２）で示すＯ〜２ビットの３木の信号線からなる
多ビット束線を夫々単一ビットの３本の単線に分割する
例である。（Ｃ）は５（０−３１）で示すＯ〜３１ビッ
トの３２本の信号線からなる多ビット束線を、５（Ｑ−
１５）で示すＯ〜１５ビットの１６木の信号線からなる
多ビット束線と、５（１６−３０）で示す１６〜３０ビ
ットの１５本の信号線からなる多ビット束線と、５（３
１）の１ビット単線に信号を分割することを示す。
ルであり、（Ａ）はｎ十ｍ本の信号線からなる１つの束
線を、０本の信号線からなる第１の束線とｍ本の信号線
からなる第２の束線とに分割する例である。（Ｂ）はＡ
（０−２）で示すＯ〜２ビットの３木の信号線からなる
多ビット束線を夫々単一ビットの３本の単線に分割する
例である。（Ｃ）は５（０−３１）で示すＯ〜３１ビッ
トの３２本の信号線からなる多ビット束線を、５（Ｑ−
１５）で示すＯ〜１５ビットの１６木の信号線からなる
多ビット束線と、５（１６−３０）で示す１６〜３０ビ
ットの１５本の信号線からなる多ビット束線と、５（３
１）の１ビット単線に信号を分割することを示す。
第４図は信号の選択を表現するためのバスシンボルであ
り、（Δ）が０本の多ビット線からなる束線からｍ本の
多ビット線からなる束線を選択する例である。（Ｂ）が
Ａ（０−１５＞の１６本の多ビット線の束線からＡ （
８−１５＞の８本の多ビット信号を選択する例である。
り、（Δ）が０本の多ビット線からなる束線からｍ本の
多ビット線からなる束線を選択する例である。（Ｂ）が
Ａ（０−１５＞の１６本の多ビット線の束線からＡ （
８−１５＞の８本の多ビット信号を選択する例である。
（Ｃ）が８゜。
Ｂ、Ｂ５の３本のビット線からなる束線からＢ３のビッ
ト線のみを選択することを示す例である。
ト線のみを選択することを示す例である。
第５図はバスシンボルの向きを示ずもので、横方向（信
号の流れが左から右）とたて方向く信ｑの流れが上から
下）に使用可能である。
号の流れが左から右）とたて方向く信ｑの流れが上から
下）に使用可能である。
第６図（Ａ）は束線と多ビット用端子の接続を示す。ア
ンドゲート素子１への入力は、５ＩＧ（０−７）という
信号名でＯビットから７ビットつまり８本のビット線゛
からなる束線であり、アンドゲート１は８人カアンドゲ
ートであることを示す。オアゲート２への入力は５ＩＧ
（８：４）という信号であり、これは８ビットから４ビ
ットの幅つまり８ビットから１１ビットまでの４本のビ
ット線からなる束線を示し、オアゲート２は４人力オア
ゲートであることを示す。尚、５ＩＧ（８：４）は５Ｉ
Ｇ（８−１１）と表記しても同様となる。
ンドゲート素子１への入力は、５ＩＧ（０−７）という
信号名でＯビットから７ビットつまり８本のビット線゛
からなる束線であり、アンドゲート１は８人カアンドゲ
ートであることを示す。オアゲート２への入力は５ＩＧ
（８：４）という信号であり、これは８ビットから４ビ
ットの幅つまり８ビットから１１ビットまでの４本のビ
ット線からなる束線を示し、オアゲート２は４人力オア
ゲートであることを示す。尚、５ＩＧ（８：４）は５Ｉ
Ｇ（８−１１）と表記しても同様となる。
ナントゲート３への入力は＃２と示されており、２ビッ
トつまり２本のビット線からなる束線を示し、ナントゲ
ート３は２人力ナンドゲートを示す。
トつまり２本のビット線からなる束線を示し、ナントゲ
ート３は２人力ナンドゲートを示す。
４はバスシンボルを示し、各ゲート１〜３の出力である
３本の単線を束ねている。オアゲート５は３人力オアゲ
ートであることを示す。
３本の単線を束ねている。オアゲート５は３人力オアゲ
ートであることを示す。
第６図（Ｂ）は第６図（Ａ）を従来の論理回路図で表現
したものである。
したものである。
第７図は応用例を示す論理回路図であり、６はコネクタ
ピンであってピン名がｌ０Ａ４から１０Ａ７までを表わ
し４ピン存在することが示される。
ピンであってピン名がｌ０Ａ４から１０Ａ７までを表わ
し４ピン存在することが示される。
７はコンパレータを表わす回路機能シンボルであり、Ａ
＃の端子は４入力端子であり、Ｂ＃も４入力端子をもっ
ていることを表わす。ＡＯＯ７はこの回路機能シンボル
に付けられた名称である。８は第８図の（Ａ）に示した
回路であり、図（Ｂ）と等価な表現でシンボルの繰返し
くこの場合８コ）であり、束線は各シンボルに分配され
、単線は共通線を意味する。
＃の端子は４入力端子であり、Ｂ＃も４入力端子をもっ
ていることを表わす。ＡＯＯ７はこの回路機能シンボル
に付けられた名称である。８は第８図の（Ａ）に示した
回路であり、図（Ｂ）と等価な表現でシンボルの繰返し
くこの場合８コ）であり、束線は各シンボルに分配され
、単線は共通線を意味する。
尚、第７図において、９はＤＦＦ （ディレイドフリッ
プフロップ）を示す回路機能シンボルであり、Ｑｌはこ
のＤＦＦがクロックＱ１にて動作することを表わしてい
る。
プフロップ）を示す回路機能シンボルであり、Ｑｌはこ
のＤＦＦがクロックＱ１にて動作することを表わしてい
る。
発明の詳細
な説明したように、本発明による多ビット表現構造をも
つ論理回路図は、シンボルの定義数が少なくてすみ工数
の削減かつ束線の明確な定義が可能となるという効果を
有する。また、シンボルの定義数が少ないことから自動
作画システムで準備するシンボルライブラリの登録量を
削減できメモリ容量を節約することも可能となる。
つ論理回路図は、シンボルの定義数が少なくてすみ工数
の削減かつ束線の明確な定義が可能となるという効果を
有する。また、シンボルの定義数が少ないことから自動
作画システムで準備するシンボルライブラリの登録量を
削減できメモリ容量を節約することも可能となる。
第１図は本発明の多ビット用端子を持った回路機能シン
ボルの実施例を示す図、第２図〜第５図は本発明のバス
シンボルの実施例を示す図、第６図は束線と多ビット用
端子との接続を示す図であり、（Ａ）が本発明の多ピッ
ト表現構造をもつ論理回路図で表わしたもの、（Ｂ）が
従来の論理回路図で表わしたもの、第７図は本発明の応
用例を示す図、第８図は第７図中の１部を説明する図で
ある。 主要部分の符号の説明 １〜３．５・・・・・・回路機能シンボル４・・・・・
・バスシンボル
ボルの実施例を示す図、第２図〜第５図は本発明のバス
シンボルの実施例を示す図、第６図は束線と多ビット用
端子との接続を示す図であり、（Ａ）が本発明の多ピッ
ト表現構造をもつ論理回路図で表わしたもの、（Ｂ）が
従来の論理回路図で表わしたもの、第７図は本発明の応
用例を示す図、第８図は第７図中の１部を説明する図で
ある。 主要部分の符号の説明 １〜３．５・・・・・・回路機能シンボル４・・・・・
・バスシンボル
Claims (1)
- 多ビット入出力端子であることを表示するための特殊記
号を用いて表記された端子名を有する多ビット用端子を
持った回路機能シンボルと、信号名のビット幅指定ある
いは信号線の本数指定により表記された多ビットを表す
束線と称する接続線と、この接続線に対して略直交して
表記され前記束線への収束及び前記束線からの選択を表
現可能なバスシンボルとを含んで構成されたことを特徴
とする多ビット表現構造を有する論理回路図。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116633A JPS62272367A (ja) | 1986-05-21 | 1986-05-21 | 多ビツト表現構造を有する論理回路図 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116633A JPS62272367A (ja) | 1986-05-21 | 1986-05-21 | 多ビツト表現構造を有する論理回路図 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272367A true JPS62272367A (ja) | 1987-11-26 |
Family
ID=14692027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116633A Pending JPS62272367A (ja) | 1986-05-21 | 1986-05-21 | 多ビツト表現構造を有する論理回路図 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219178A (ja) * | 1989-02-21 | 1990-08-31 | Nec Corp | 回路図発生方式 |
| JPH04100174A (ja) * | 1990-08-17 | 1992-04-02 | Nec Corp | 回路図自動生成装置 |
| JP2007087204A (ja) * | 2005-09-22 | 2007-04-05 | Canon Inc | 設計支援システム及び設計支援方法 |
-
1986
- 1986-05-21 JP JP61116633A patent/JPS62272367A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219178A (ja) * | 1989-02-21 | 1990-08-31 | Nec Corp | 回路図発生方式 |
| JPH04100174A (ja) * | 1990-08-17 | 1992-04-02 | Nec Corp | 回路図自動生成装置 |
| JP2682214B2 (ja) * | 1990-08-17 | 1997-11-26 | 日本電気株式会社 | 回路図自動生成装置 |
| JP2007087204A (ja) * | 2005-09-22 | 2007-04-05 | Canon Inc | 設計支援システム及び設計支援方法 |
| JP4603961B2 (ja) * | 2005-09-22 | 2010-12-22 | キヤノン株式会社 | 設計支援システム及び設計支援方法 |
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