JPH0876903A - アダプタ接続回路 - Google Patents
アダプタ接続回路Info
- Publication number
- JPH0876903A JPH0876903A JP21460494A JP21460494A JPH0876903A JP H0876903 A JPH0876903 A JP H0876903A JP 21460494 A JP21460494 A JP 21460494A JP 21460494 A JP21460494 A JP 21460494A JP H0876903 A JPH0876903 A JP H0876903A
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- Japan
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- circuit
- adapter
- fpga
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Abstract
(57)【要約】
【目的】 アダプタ接続回路に関し、特にＦＰＧＡ(Fie
ld Programmable Gate Array) 回路を使用することによ
ってアダプタ種別等に応じて回路変更可能としたアダプ
タ接続回路を提供する。 【構成】 本体装置とそれに接続されるアダプタから成
る伝送装置において、前記本体装置に前記アダプタとの
接続部分の回路を構成するＦＰＧＡ回路を有し、前記Ｆ
ＰＧＡ回路は前記本体装置に接続されるアダプタ種別に
適合した回路に変更される。前記ＦＰＧＡ回路の変更デ
ータは前記アダプタ側から、又は前記アダプタ側からの
選択指示により本体側から与えられる。
ld Programmable Gate Array) 回路を使用することによ
ってアダプタ種別等に応じて回路変更可能としたアダプ
タ接続回路を提供する。 【構成】 本体装置とそれに接続されるアダプタから成
る伝送装置において、前記本体装置に前記アダプタとの
接続部分の回路を構成するＦＰＧＡ回路を有し、前記Ｆ
ＰＧＡ回路は前記本体装置に接続されるアダプタ種別に
適合した回路に変更される。前記ＦＰＧＡ回路の変更デ
ータは前記アダプタ側から、又は前記アダプタ側からの
選択指示により本体側から与えられる。
Description
【０００１】
【産業上の利用分野】本発明はアダプタ接続回路に関
し、特にＦＰＧＡ(Field Programmable Gate Array) を
使用し、伝送装置等の装置側本体とそれに接続される種
々の端末との間をインタフェースするアダプタ接続回路
に関するものである。
し、特にＦＰＧＡ(Field Programmable Gate Array) を
使用し、伝送装置等の装置側本体とそれに接続される種
々の端末との間をインタフェースするアダプタ接続回路
に関するものである。
【０００２】
【従来の技術】一般に、伝送装置は、その装置の使用場
所やデータ／音声端末の種類等の様々な使用条件から全
ての機能を一律に本体側に持たせることは困難なため、
装置の基本機能から成る本体側と、端末との通信等のた
めの追加機能を実現するアダプタ側とに分けて設計され
る。すなわち、通常の装置設計においては、まず本体装
置側との接続にどの様な種類のアダプタを用意するかが
検討され、当初はそのいずれのアダプタも接続可能なよ
うに本体側を設計する。
所やデータ／音声端末の種類等の様々な使用条件から全
ての機能を一律に本体側に持たせることは困難なため、
装置の基本機能から成る本体側と、端末との通信等のた
めの追加機能を実現するアダプタ側とに分けて設計され
る。すなわち、通常の装置設計においては、まず本体装
置側との接続にどの様な種類のアダプタを用意するかが
検討され、当初はそのいずれのアダプタも接続可能なよ
うに本体側を設計する。
【０００３】しかしながら、前記全てのアダプタが接続
可能となるように本体装置側を設計することは難しく、
また本体側装置の設計終了後において新規アダプタの追
加が必要になる場合もある。そのため、従来においては
一部の既存のアダプタにさらに付加回路を追加する等の
措置が講じられてきた。
可能となるように本体装置側を設計することは難しく、
また本体側装置の設計終了後において新規アダプタの追
加が必要になる場合もある。そのため、従来においては
一部の既存のアダプタにさらに付加回路を追加する等の
措置が講じられてきた。
【０００４】図６は、従来のアダプタ接続回路の一例を
示したものである。図６には、通信制御ＬＳＩ７を用い
たデータ通信用アダプタ２が本体１に接続される場合を
示しており、データ通信用アダプタ２のデータ用共通処
理部インタフェース１５において、本体１側の共通処理
部１３に適合すべく上述したような新規回路の追加等が
行われる。
示したものである。図６には、通信制御ＬＳＩ７を用い
たデータ通信用アダプタ２が本体１に接続される場合を
示しており、データ通信用アダプタ２のデータ用共通処
理部インタフェース１５において、本体１側の共通処理
部１３に適合すべく上述したような新規回路の追加等が
行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たアダプタの回路追加等によってはアダプタのサイズが
大きくなり、特に本体装置の設計終了後においてはすで
にアダプタのサイズは決まっており、従来においては多
くの場合、そのサイズを制限内に収めるために余分な労
力やコストが費やされるという問題があった。
たアダプタの回路追加等によってはアダプタのサイズが
大きくなり、特に本体装置の設計終了後においてはすで
にアダプタのサイズは決まっており、従来においては多
くの場合、そのサイズを制限内に収めるために余分な労
力やコストが費やされるという問題があった。
【０００６】そこで本発明はの目的は、上記問題点に鑑
み、本体装置側におけるアダプタとの接続部分を回路変
更可能なＦＰＧＡを用いて構成することで、アダプタ側
の回路追加等を不要にしたアダプタ接続回路を提供する
ことにある。
み、本体装置側におけるアダプタとの接続部分を回路変
更可能なＦＰＧＡを用いて構成することで、アダプタ側
の回路追加等を不要にしたアダプタ接続回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によれば、図１の
本発明によるアダプタ接続回路の基本構成に示すよう
に、本体装置１とそれに接続されるアダプタ２から成る
伝送装置において、前記本体装置１に前記アダプタ２と
の接続部分の回路を構成するＦＰＧＡ回路３を有し、前
記ＦＰＧＡ回路３は前記本体装置１に接続されるアダプ
タ種別に適合した回路に変更されるアダプタ接続回路が
提供される。
本発明によるアダプタ接続回路の基本構成に示すよう
に、本体装置１とそれに接続されるアダプタ２から成る
伝送装置において、前記本体装置１に前記アダプタ２と
の接続部分の回路を構成するＦＰＧＡ回路３を有し、前
記ＦＰＧＡ回路３は前記本体装置１に接続されるアダプ
タ種別に適合した回路に変更されるアダプタ接続回路が
提供される。
【０００８】また本発明によれば、前記アダプタ２は、
自らを前記本体装置へ接続するためのＦＰＧＡ回路デー
タを収納するＦＰＧＡ回路情報収納手段４を有し、前記
アダプタ２を前記本体装置へ接続すると同時に前記ＦＰ
ＧＡ回路情報収納手段４から前記本体装置１のＦＰＧＡ
回路３へ前記ＦＰＧＡ回路データが書き込まれる。前記
ＦＰＧＡ回路３はＳＲＡＭタイプのＦＰＧＡ回路で、そ
して前記ＦＰＧＡ回路情報収納手段４はＲＯＭで構成さ
れる。
自らを前記本体装置へ接続するためのＦＰＧＡ回路デー
タを収納するＦＰＧＡ回路情報収納手段４を有し、前記
アダプタ２を前記本体装置へ接続すると同時に前記ＦＰ
ＧＡ回路情報収納手段４から前記本体装置１のＦＰＧＡ
回路３へ前記ＦＰＧＡ回路データが書き込まれる。前記
ＦＰＧＡ回路３はＳＲＡＭタイプのＦＰＧＡ回路で、そ
して前記ＦＰＧＡ回路情報収納手段４はＲＯＭで構成さ
れる。
【０００９】さらに本発明によれば、前記本体装置１
は、アダプタ種別に適合したＦＰＧＡ回路データを収納
するＦＰＧＡ回路情報選択手段５を有し、前記アダプタ
２を前記本体装置１へ接続する際に前記アダプタ２から
与えられるアダプタ認識信号６に従って、前記ＦＰＧＡ
回路情報選択手段５から対応するアダプタ２のＦＰＧＡ
回路データを前記ＦＰＧＡ回路３へ書き込む。前記ＦＰ
ＧＡ回路３はＳＲＡＭタイプのＦＰＧＡ回路で、そして
前記ＦＰＧＡ回路情報選択手段５はＲＯＭで構成され
る。
は、アダプタ種別に適合したＦＰＧＡ回路データを収納
するＦＰＧＡ回路情報選択手段５を有し、前記アダプタ
２を前記本体装置１へ接続する際に前記アダプタ２から
与えられるアダプタ認識信号６に従って、前記ＦＰＧＡ
回路情報選択手段５から対応するアダプタ２のＦＰＧＡ
回路データを前記ＦＰＧＡ回路３へ書き込む。前記ＦＰ
ＧＡ回路３はＳＲＡＭタイプのＦＰＧＡ回路で、そして
前記ＦＰＧＡ回路情報選択手段５はＲＯＭで構成され
る。
【００１０】
【作用】本発明によれば、回路変更可能なＦＰＧＡ（Ｆ
ＰＧＡはフィールドプログラマブルゲートアレイの略称
で、使用者が自由に内容を書き込む事が出来るＬＳＩを
いう。）、特にＳＲＡＭタイプのＦＰＧＡがアダプタと
接続するために本体側のインターフェイス回路として使
用される。基板に実装した状態のまま内部回路の変更が
可能というＦＰＧＡの特性を使って、アダプタと接続す
る本体側のインターフェイス回路をＦＰＧＡで構成す
る。本構成によって、本体側の回路をアダプタ種別等に
合わせた変更が可能となり、本体と接続するために従来
技術で説明したようなアダプタ側での回路追加等が不要
になる。
ＰＧＡはフィールドプログラマブルゲートアレイの略称
で、使用者が自由に内容を書き込む事が出来るＬＳＩを
いう。）、特にＳＲＡＭタイプのＦＰＧＡがアダプタと
接続するために本体側のインターフェイス回路として使
用される。基板に実装した状態のまま内部回路の変更が
可能というＦＰＧＡの特性を使って、アダプタと接続す
る本体側のインターフェイス回路をＦＰＧＡで構成す
る。本構成によって、本体側の回路をアダプタ種別等に
合わせた変更が可能となり、本体と接続するために従来
技術で説明したようなアダプタ側での回路追加等が不要
になる。
【００１１】
【実施例】図２は、本発明によるアダプタ接続回路の第
１の実施例を示したブロック図である。図２において、
本体装置１側のインタフェース回路には、ＳＲＡＭタイ
プのＦＰＧＡ回路３が使用され、またアダプタ２側のデ
ータ処理ＬＳＩには例えば市販されている調歩同期やＨ
ＤＬＣ等のシリアル通信処理ＬＳＩ等が使用され、その
送受信信号は次段のインタフェース用ＩＣ（Ｉ／Ｆ用Ｉ
Ｃ）８によって伝送ライン上の信号に変換される。前記
変換された信号は、コネクタ１３を介して外部伝送ライ
ンへと与えられる。
１の実施例を示したブロック図である。図２において、
本体装置１側のインタフェース回路には、ＳＲＡＭタイ
プのＦＰＧＡ回路３が使用され、またアダプタ２側のデ
ータ処理ＬＳＩには例えば市販されている調歩同期やＨ
ＤＬＣ等のシリアル通信処理ＬＳＩ等が使用され、その
送受信信号は次段のインタフェース用ＩＣ（Ｉ／Ｆ用Ｉ
Ｃ）８によって伝送ライン上の信号に変換される。前記
変換された信号は、コネクタ１３を介して外部伝送ライ
ンへと与えられる。
【００１２】前記アダプタ２には、さらに前述したＦＰ
ＧＡ回路情報収納手段４が搭載されている。前記ＦＰＧ
Ａ回路情報収納手段４は例えばＲＯＭで構成され、前記
ＲＯＭ内に収められた本アダプタ２とのインタフェース
情報は本体側コネクタ１０とアダプタ側コネクタ１１の
結合と同時にＦＰＧＡ回路３に書き込まれる。
ＧＡ回路情報収納手段４が搭載されている。前記ＦＰＧ
Ａ回路情報収納手段４は例えばＲＯＭで構成され、前記
ＲＯＭ内に収められた本アダプタ２とのインタフェース
情報は本体側コネクタ１０とアダプタ側コネクタ１１の
結合と同時にＦＰＧＡ回路３に書き込まれる。
【００１３】図３は、図２の具体的な回路の一例を示し
たものである。なお、図２と対応する部分には同一の符
号が付してある。図３において、ＦＰＧＡ回路３にはザ
イリンクス(Xilinx)社のＸＣ４０１０が使用され、本体
の共通処理部１３とアダプタ２との間のインタフェース
を行う。前記ＸＣ４０１０は基板実装上で回路変更が可
能なＳＲＡＭタイプのＦＰＧＡであり、外部から回路構
築データを書き込むことによりプログラマブルに１万ゲ
ート規模の回路を実現できるＬＳＩである。
たものである。なお、図２と対応する部分には同一の符
号が付してある。図３において、ＦＰＧＡ回路３にはザ
イリンクス(Xilinx)社のＸＣ４０１０が使用され、本体
の共通処理部１３とアダプタ２との間のインタフェース
を行う。前記ＸＣ４０１０は基板実装上で回路変更が可
能なＳＲＡＭタイプのＦＰＧＡであり、外部から回路構
築データを書き込むことによりプログラマブルに１万ゲ
ート規模の回路を実現できるＬＳＩである。
【００１４】図３のデータ処理ＬＳＩ７としては、ＲＳ
−２３２Ｃインターフェス用の調歩同期シリアル通信制
御ＬＳＩが使用されている。その送受信信号及び制御信
号はＶ．２８レシーバ／ドライバＩＣ８によって外部ケ
ーブルと接続するＶ．２８規格の電気信号に変換され
る。また、ＦＰＧＡ回路情報収納手段４にはシリアルＥ
ＰＲＯＭが使われてお、その収納データは制御回路１４
によって前記ＸＣ４０１０のＦＰＧＡ回路３に書き込ま
れる。
−２３２Ｃインターフェス用の調歩同期シリアル通信制
御ＬＳＩが使用されている。その送受信信号及び制御信
号はＶ．２８レシーバ／ドライバＩＣ８によって外部ケ
ーブルと接続するＶ．２８規格の電気信号に変換され
る。また、ＦＰＧＡ回路情報収納手段４にはシリアルＥ
ＰＲＯＭが使われてお、その収納データは制御回路１４
によって前記ＸＣ４０１０のＦＰＧＡ回路３に書き込ま
れる。
【００１５】次に、その書き込みフローについて簡単に
説明する。 始めに、アダプタ２を本体１に接続すると、そのア
ダプタ接続信号としてアダプタ側のグランド信号" Ｌ"
が本体の制御回路１４へ与えられる。 制御回路１４は、アダプタ接続信号が" Ｌ" に変化
したのを検出すると、書込開始信号を" Ｌ" にしてＦＰ
ＧＡ回路３に対してデータの書き込みを指示する。ＦＰ
ＧＡ回路３は、書込開始信号が" Ｌ" に変化したのを検
出し、またシリアルＥＰＲＯＭ４はリセットされる。次
に、制御回路１４は書込開始信号を" Ｈ" に戻し、これ
によってシリアルＥＰＲＯＭ４は出力可能状態となる。
説明する。 始めに、アダプタ２を本体１に接続すると、そのア
ダプタ接続信号としてアダプタ側のグランド信号" Ｌ"
が本体の制御回路１４へ与えられる。 制御回路１４は、アダプタ接続信号が" Ｌ" に変化
したのを検出すると、書込開始信号を" Ｌ" にしてＦＰ
ＧＡ回路３に対してデータの書き込みを指示する。ＦＰ
ＧＡ回路３は、書込開始信号が" Ｌ" に変化したのを検
出し、またシリアルＥＰＲＯＭ４はリセットされる。次
に、制御回路１４は書込開始信号を" Ｈ" に戻し、これ
によってシリアルＥＰＲＯＭ４は出力可能状態となる。
【００１６】 以降、ＦＰＧＡ回路３の書き込みが開
始される。すなわち、ＦＰＧＡ回路３からのＦＰＧＡ状
態信号が" Ｌ" となり、その信号は制御回路１４によっ
てモニタされると共にシリアルＥＰＲＯＭ４の選択信号
としてそのチップイネーブル（＊ＣＥ）端子へ与えられ
る。 シリアルＥＰＲＯＭ４は、ＦＰＧＡ回路３から供給
されるクロック信号に従って内部に収容するビットデー
タをシリアルに出力し、そのデータはデータ入力端子
（ＤＩＮ）から前記クロック信号に同期してＦＰＧＡ回
路３に書き込まれる。 ＦＰＧＡ回路３の書き込みが終了するとＦＰＧＡ状
態信号が" Ｈ" となり、その後に本体１とアダプタ２と
の間の通信が開始される。
始される。すなわち、ＦＰＧＡ回路３からのＦＰＧＡ状
態信号が" Ｌ" となり、その信号は制御回路１４によっ
てモニタされると共にシリアルＥＰＲＯＭ４の選択信号
としてそのチップイネーブル（＊ＣＥ）端子へ与えられ
る。 シリアルＥＰＲＯＭ４は、ＦＰＧＡ回路３から供給
されるクロック信号に従って内部に収容するビットデー
タをシリアルに出力し、そのデータはデータ入力端子
（ＤＩＮ）から前記クロック信号に同期してＦＰＧＡ回
路３に書き込まれる。 ＦＰＧＡ回路３の書き込みが終了するとＦＰＧＡ状
態信号が" Ｈ" となり、その後に本体１とアダプタ２と
の間の通信が開始される。
【００１７】図４は、本発明によるアダプタ接続回路の
第２の実施例を示したブロック図である。図４と先に説
明した図２の第１の実施例との相違は、図２のアダプタ
２側に搭載されたＦＰＧＡ回路情報収納手段４が本体１
側にＦＰＧＡ回路情報選択手段５として搭載され、そし
てアダプタ２側からはその情報選択指示を行うアダプタ
認識信号が与えられている点である。なお、図４の各引
用符号については前述した各図と同様なものには同一符
号が付してある。
第２の実施例を示したブロック図である。図４と先に説
明した図２の第１の実施例との相違は、図２のアダプタ
２側に搭載されたＦＰＧＡ回路情報収納手段４が本体１
側にＦＰＧＡ回路情報選択手段５として搭載され、そし
てアダプタ２側からはその情報選択指示を行うアダプタ
認識信号が与えられている点である。なお、図４の各引
用符号については前述した各図と同様なものには同一符
号が付してある。
【００１８】本例におけるアダプタ２としては、音声処
理用のアダプタを意図して音声処理ＬＳＩ９が使用され
ている。本例におけるＦＰＧＡ回路情報選択手段５に
は、本体１に接続される複数のアダプタ２に対応した複
数の回路接続情報が収納されており、例えば本例に示す
音声用アダプタ又は図２で示したデータ用アダプタ等の
各アダプタ２から与えられる前記アダプタ認識信号によ
って前記複数の接続回路情報の中から対応する１つの回
路接続情報データをＦＰＧＡ回路３に書き込む。
理用のアダプタを意図して音声処理ＬＳＩ９が使用され
ている。本例におけるＦＰＧＡ回路情報選択手段５に
は、本体１に接続される複数のアダプタ２に対応した複
数の回路接続情報が収納されており、例えば本例に示す
音声用アダプタ又は図２で示したデータ用アダプタ等の
各アダプタ２から与えられる前記アダプタ認識信号によ
って前記複数の接続回路情報の中から対応する１つの回
路接続情報データをＦＰＧＡ回路３に書き込む。
【００１９】図５は、図４の具体的な回路の一例を示し
たものである。なお、図４と対応する部分には同一の符
号が付してある。図５で使用される回路素子に関して
は、図３の通信制御ＬＳＩ７とＶ．２８レシーバ／ドラ
イバＩＣ８が図５ではアナログ−ディジタル信号変換を
行うＣＯＤＥＣ(Coder/Decoder) ＬＳＩ９とアナログ信
号レベルの調整を行うレベル調整回路８に置き代わって
いる以外は同じものを使用しており、ここではそれらに
ついて説明しない。但し、図３のＥＰＲＯＭ４がシリア
ルタイプであるのに対し、図５では別の態様を示すべく
パラレルタイプのＥＰＲＯＭ５を使用している。
たものである。なお、図４と対応する部分には同一の符
号が付してある。図５で使用される回路素子に関して
は、図３の通信制御ＬＳＩ７とＶ．２８レシーバ／ドラ
イバＩＣ８が図５ではアナログ−ディジタル信号変換を
行うＣＯＤＥＣ(Coder/Decoder) ＬＳＩ９とアナログ信
号レベルの調整を行うレベル調整回路８に置き代わって
いる以外は同じものを使用しており、ここではそれらに
ついて説明しない。但し、図３のＥＰＲＯＭ４がシリア
ルタイプであるのに対し、図５では別の態様を示すべく
パラレルタイプのＥＰＲＯＭ５を使用している。
【００２０】図５において、ＦＰＧＡ回路情報選択手段
５としてのパラレルタイプのＥＰＲＯＭ５は、そのアド
レスの一部を前記アダプタ認識信号６として使用しおて
いる。すなわち、アダプタ認識信号６は、ＥＰＲＯＭ５
のメモリページ若しくはメモリバンクの切り換え信号と
して使用されている。従って、本例ではページ単位若し
くはバンク単位に各アダプタの回路接続データが書き込
まれることになる。その他の点に関しては、データ及び
アドレスがパラレルであること以外は、図３の説明と同
様であるためここでは更めて説明しない。
５としてのパラレルタイプのＥＰＲＯＭ５は、そのアド
レスの一部を前記アダプタ認識信号６として使用しおて
いる。すなわち、アダプタ認識信号６は、ＥＰＲＯＭ５
のメモリページ若しくはメモリバンクの切り換え信号と
して使用されている。従って、本例ではページ単位若し
くはバンク単位に各アダプタの回路接続データが書き込
まれることになる。その他の点に関しては、データ及び
アドレスがパラレルであること以外は、図３の説明と同
様であるためここでは更めて説明しない。
【００２１】
【発明の効果】以上説明したように、本発明によればア
ダプタ側の回路変更が不要若しくはその負担が著しく軽
減されの、アダプタの開発コストや製造コストが大幅に
削減される。また本発明によれば、本体装置側において
も、各アダプタに対する追加回路等が不要となり、さら
に本発明によれば新規アダプタ等に柔軟に対処できる大
きな利点がある。
ダプタ側の回路変更が不要若しくはその負担が著しく軽
減されの、アダプタの開発コストや製造コストが大幅に
削減される。また本発明によれば、本体装置側において
も、各アダプタに対する追加回路等が不要となり、さら
に本発明によれば新規アダプタ等に柔軟に対処できる大
きな利点がある。
【図面の簡単な説明】
【図１】本発明によるアダプタ接続回路の基本構成を示
したブロック図である。
したブロック図である。
【図２】本発明によるアダプタ接続回路の第１の実施例
を示したブロック図である。
を示したブロック図である。
【図３】図２の具体的な回路の一例を示した回路図であ
る。
る。
【図４】本発明によるアダプタ接続回路の第２の実施例
を示したブロック図である。
を示したブロック図である。
【図５】図４の具体的な回路の一例を示した回路図であ
る。
る。
【図６】従来のアダプタ接続回路の一構成例を示した回
路図である。
路図である。
１…本体装置 ２…アダプタ ３…ＦＰＧＡ回路 ４…ＦＰＧＡ回路情報収納手段 ５…ＦＰＧＡ回路情報選択手段 ６…アダプタ識別信号
Claims (5)
- 【請求項１】 本体装置とそれに接続されるアダプタか
ら成る伝送装置において、前記本体装置に前記アダプタ
との接続部分の回路を構成するＦＰＧＡ回路を有し、前
記ＦＰＧＡ回路は前記本体装置に接続されるアダプタ種
別に適合した回路に変更されることを特徴としたアダプ
タ接続回路。 - 【請求項２】 前記アダプタは、自らを前記本体装置へ
接続するためのＦＰＧＡ回路データを収納するＦＰＧＡ
回路情報収納手段を有し、前記アダプタを前記本体装置
へ接続すると同時に前記ＦＰＧＡ回路情報収納手段から
前記本体装置のＦＰＧＡ回路へ前記ＦＰＧＡ回路データ
が書き込まれる請求項１記載のアダプタ接続回路。 - 【請求項３】 前記ＦＰＧＡ回路はＲＡＭタイプのＦＰ
ＧＡ回路であり、そして前記ＦＰＧＡ回路情報収納手段
はＲＯＭで構成される請求項２記載のアダプタ接続回
路。 - 【請求項４】 前記本体装置は、アダプタ種別に適合し
たＦＰＧＡ回路データを収納するＦＰＧＡ回路情報選択
手段を有し、前記アダプタを前記本体装置へ接続する際
に前記アダプタから与えられるアダプタ認識信号に従っ
て、前記ＦＰＧＡ回路情報選択手段から対応するアダプ
タのＦＰＧＡ回路データを前記ＦＰＧＡ回路へ書き込む
請求項１記載のアダプタ接続回路。 - 【請求項５】 前記ＦＰＧＡ回路はＲＡＭタイプのＦＰ
ＧＡ回路であり、そして前記ＦＰＧＡ回路情報選択手段
はＲＯＭで構成される請求項４記載のアダプタ接続回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460494A JPH0876903A (ja) | 1994-09-08 | 1994-09-08 | アダプタ接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460494A JPH0876903A (ja) | 1994-09-08 | 1994-09-08 | アダプタ接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0876903A true JPH0876903A (ja) | 1996-03-22 |
Family
ID=16658469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21460494A Withdrawn JPH0876903A (ja) | 1994-09-08 | 1994-09-08 | アダプタ接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0876903A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1099991A1 (de) * | 1999-11-11 | 2001-05-16 | Inventio Ag | Verfahren zur Konfiguration von Aufzugssteuerungen |
| JP2007074344A (ja) * | 2005-09-07 | 2007-03-22 | Seiko Epson Corp | ネットワークシステム、通信システム、インターフェース装置、ケーブルセット、プラグ、通信線保持板、ネットワークシステムの制御方法、通信システムの制御方法、プログラム |
| US8149470B2 (en) | 2005-12-05 | 2012-04-03 | Canon Kabushiki Kaisha | Image processing apparatus adapted to determine a number of computing units to be allocated to image processing, and corresponding control method, program, and storage medium |
| US8353458B2 (en) | 2005-09-07 | 2013-01-15 | Seiko Epson Corporation | Network system, cable set, and method and program for controlling network system |
-
1994
- 1994-09-08 JP JP21460494A patent/JPH0876903A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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