DE4304702A1

DE4304702A1 - High speed serial to parallel converter for data transmission - has input data stream fed to pair of parallel multi stage registers with outputs generated via selector controlled by compressor

Info

Publication number: DE4304702A1
Application number: DE4304702A
Authority: DE
Inventors: Atsumi Kawata; Hirotoshi Tanaka; Hiroki Yamashita; Kenji Nagai; Minoru Yamada; Nobuhiro Taniguchi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-10
Filing date: 1993-02-16
Publication date: 1993-09-16
Also published as: JPH05250140A; US5426784A

Description

Die Erfindung betrifft Seriell/Parallel-Signalwandlung, wie sie bei Datenübertragung verwendet wird. Spezieller betrifft sie eine Datenverarbeitung, die in seriellen Eingangsdaten ein Steuermuster ermittelt, das eine Startposition für Daten repräsentiert, abhängig vom Steuermuster eine Eigensteuerung zum Umwandeln der seriellen Eingangsdaten in parallele Daten ausführt und mit den umgewandelten parallelen Daten ultra schnelle Verarbeitung ausführt.

Zu bekannten herkömmlichen Datenverarbeitungssystemen, die serielle Daten in parallele Daten wandeln, gehört das, das in der japanischen Patentoffenlegung Nr. 12 494/1991 be schrieben ist.

Der Erfindung liegt die Aufgabe zugrunde, eine allgemeine Seriell/Parallel-Datenwandlerschaltung zu analysieren, um Probleme bei derselben festzustellen, die Ursachen der Pro bleme zu ermitteln und Lösungen gegen solche Probleme zu er stellen.

Fig. 5 zeigt eine herkömmliche Seriell/Parallel-Datenwand lerschaltung. Fig. 6 ist ein synchronisiertes Zeitsteue rungsdiagramm, das den Betrieb der Seriell/Parallel-Daten wandlerschaltung von Fig. 5 veranschaulicht.

Serielle Daten SD, die in einem Datenübertragungssystem em pfangen werden, beinhalten Kopfdaten, die die Startposition jeder Einheit von Informationsdaten repräsentieren, wie dies in Fig. 6 dargestellt ist. Im Fall einer 10-Bit-Einheit se rieller Informationsdaten ID, d₀-d₉, wird ein Schieberegi ster 701 mit 10 Bits aufgebaut, und es gibt 10-Bit-Parallel daten PD aus, -die über ein Register 706 als parallele Daten PD gesendet werden.

Wenn ein Startsignal, z. B. das Datenmuster "1101101000" aus den empfangenen seriellen Daten SD zu identifizieren ist, werden die seriellen Daten SD im Schieberegister 701 um je weils ein Bit verschoben, und aus diesem (bei jeder Ver schiebung) für aufeinanderfolgende Vergleiche mit einem vor gegebenen Startmuster SP für Daten in einer Koinzidenzschal tung 702 ausgegeben. Die Koinzidenzschaltung 702 erzeugt ein Datenstartsignal ST, wenn das vom Schieberegister 701 ausge gebene Datenmuster PD mit dem vorgegebenen Startmuster SP für Daten übereinstimmt. Das Startsignal ST wird in ein Flip-Flop (FF) 703 eingegeben; gleichzeitig setzt es einen 10-Bit-Zähler 704 zurück. Nun beginnt der 10-Bit-Zähler 704 zu zählen und gibt nach jeweils 10 Bits ein Signal BI9 aus. Das Signal BI9 und das Ausgangssignal DT1 vom Flip-Flop 703 werden einer Und-Schaltung 705 zugeführt, die ein Daten- Zeitsteuersignal DTS erzeugt. Die vom Schieberegister 701 ausgegebenen Paralleldaten PD werden unverändert in das 10- Bit-Register 706 eingegeben, wo sie synchron mit dem Daten- Zeitsteuersignal DTS eingespeichert werden. Die eingespei cherten Paralleldaten PD werden vom Register 706 als Paral leldaten PD mit Bits d₀-d₉ ausgegeben. Aus Fig. 6 ist er kennbar, daß die Logik 702, 703, 704, 705 mit der dreifachen Geschwindigkeit/Frequenz der seriellen Daten arbeiten muß; wenn sie nur mit derselben Frequenz arbeiten würde, wäre ein zusätzliches Bit nach dem Startmuster und vor dem ersten Datenbit d₀ erforderlich, um eine Datenverzögerung zu schaf fen, die für die Übertragungsverzögerung der Logik aus reicht.

Das vorstehend beschriebene herkömmliche System erfordert es, daß Paralleldaten PD abhängig vom Daten-Zeitsteuersignal DTS in das Schieberegister 701 eingeschrieben werden, und andere Schaltungen, wie die Koinzidenzschaltung 702 und das Register 706, müssen mit einer entsprechenden Zeitsteuerung betrieben werden. Es sind drei Logikstufen vorhanden, d. h. die Koinzidenzschaltung 706, das Flip-Flop 703 und die Und- Schaltung 705, was es erfordert, daß die Schaltungsgeschwin digkeit dreimal so schnell ist wie diejenige der Übertragung zwischen den Registern 701, 706, DD, was die Realisierung der Steuerlogik erschwert. Alle Register, wie 701, 706, müs sen mit der Datenübertragungsgeschwindigkeit arbeiten, was den Schaltungsanteil am gesamten Schaltungssystem erhöht, der mit hoher Geschwindigkeit arbeiten muß. Dies wiederum erfordert es, daß der Entwurf für die zeitliche Steuerung so erfolgen muß, daß diese über einen großen Bereich mit hoher Genauigkeit ausgeführt werden kann.

Auf diese Weise hat die herkömmliche Technik Schwierigkeiten hinsichtlich der zeitlichen Steuerung bei der Steuerlogik, und es ist erforderlich, daß das Zeitsteuerdesign mit hoher Genauigkeit für das gesamte Schaltungssystem erfolgt. Jedoch ist kein Verfahren zum Herstellen von Schieberegistern be kannt, das diese Schwierigkeit meistert.

Aufgabe der Erfindung ist es, bei einem Datenprozessor, der beim Erfassen eines Steuersignals in seriellen Daten eine Eigensteuerungsfunktion ausführt und die seriellen Daten in parallele Daten wandelt, nur einen Teil statt des gesamten Schaltungssystems mit hoher Geschwindigkeit arbeiten zu las sen, wodurch Komplexität beim Zeitsteuerungsdesign ausge schlossen wird und gleichzeitig Schwierigkeiten beim Reali sieren der Steuersystemlogik abgewendet werden.

Um diese Aufgabe zu lösen, weist der erfindungsgemäße Se riell/Parallel-Wandlung ausführende Datenprozessor folgendes auf: ein erstes Schieberegister, das die empfangenen seriel len Daten aufeinanderfolgend synchron mit der Empfangssteue rung der seriellen Eingangsdaten verschiebt und die seriel len Daten in parallele Daten mit L Bits als Ausgangssignal umwandelt; eine Schieberegistergruppe aus L zweiten Schiebe registern, von denen jedes ein entsprechendes der L paralle len Bits vom ersten Schieberegister empfängt, wobei die Schieberegistergruppe die empfangenen Bits synchron mit einem Zeitsteuersignal verschiebt, dessen Periode L-mal län ger ist als die Zeitsteuerperiode des ersten Schieberegi sters, und das dann die verschobenen Bits parallel ausgibt; und einem Selektor, der die parallelen Bits von der Schiebe registergruppe empfängt und selektiv N-Bit-Daten parallel ausgibt.

Der erfindungsgemäße Datenprozessor weist weiter folgendes auf: mehrere Koinzidenzschaltungen, die Übereinstimmung zwi schen festgelegten Bits, wie sie von der Schieberegister gruppe ausgegeben werden, und einem vorgegebenem Bitmuster ermitteln; eine Steuerschaltung, die Ausgangssignale von den Koinzidenzschaltungen empfängt und davon abhängig den Selek tor steuert; eine Zeitsteuersignal-Erzeugungsschaltung, die von einem Ausgangssignal der Steuerschaltung gesteuert wird; und ein paralleles Register, das das Ausgangssignal vom Se lektor abhängig von einem Ausgangssignal von der Zeitsteuer signal-Erzeugungsschaltung einspeichert.

Das erste Schieberegister speichert die empfangenen seriel len Daten ein und gibt die parallelen Daten an eine Schiebe registergruppe aus. Die Schieberegistergruppe weist, obwohl ihre Schieberegister mit kleinerer Geschwindigkeit als das erste Schieberegister arbeitet, eine Funktion dahingehend auf, daß sie zu einem Zeitpunkt alle Bits eines Datenstart signals der vom Schieberegister ausgegebenen parallelen Da ten einspeichert, und zwar in jedem Fall. Dies erfordert es nur, daß das erste Schieberegister synchron mit den seriel len Eingangsdaten mit hoher Geschwindigkeit arbeitet, und erlaubt es, daß die Schieberegistergruppe und die Steuersy stemlogik mit geringerer Geschwindigkeit arbeiten. Infolge dessen ist es möglich, die Komplexität, die andernfalls das Zeitsteuerdesign begleiten würde, und die Schwierigkeit beim Realisieren der Steuersystemlogik auszuschließen.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung eines bevorzug ten Ausführungsbeispiels deutlicher, wie es in den beigefüg ten Zeichnungen dargestellt ist.

Fig. 1 ist ein Blockdiagramm, das die Konfiguration eines Ausführungsbeispiels eines erfindungsgemäßen Seriell/Paral lel-Wandlersystems zeigt;

Fig. 2 ist ein synchronisiertes Signalzugdiagramm, das das Arbeitsprinzip des Ausführungsbeispiels von Fig. 1 veran schaulicht;

Fig. 3 ist ein synchronisiertes Signalzugdiagramm, das das Arbeitsprinzip des Ausführungsbeispiels von Fig. 1 weiter veranschaulicht;

Fig. 4 ist ein Blockdiagramm, das die Konfiguration eines anderen Ausführungsbeispiels eines erfindungsgemäßen Se riell/Parallel-Wandlersystems zeigt;

Fig. 5 ist ein Blockdiagramm eines Seriell-Parallelwandler systems, das die Eigenschaften der Erfindung nicht verwen det, jedoch zum Analysieren der Erfindung von Nutzen ist; und

Fig. 6 ist ein synchronisiertes Signalzugdiagramm, das das Arbeitsprinzip des Systems gemäß Fig. 5 veranschaulicht.

Fig. 1 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Seriell/Parallel-Prozessors, der ganz auf einem einzigen Chip ausgebildet ist.

Gemäß Fig. 1 weisen die seriellen Eingangsdaten SD z. B. 10 Bits (N = 10) an Informationsdaten auf, die einem ersten Schieberegister 10 zugeführt werden. Das Schieberegister 10 verfügt über zwei Bits und besteht aus zwei Flip-Flops (FF) 101, 102. Die seriellen Eingangsdaten SD werden dem FF 101 zugeführt; das FF 101 und das FF 102 verschieben die seriel len Eingangsdaten synchron mit einem Basistakt T0 sukzessi ve, und sie erzeugen zusammen ein paralleles Zwei-Bit-Daten ausgangssignal. Eines der Bits des parallelen Zwei-Bit-Da tenausgangssignals des ersten Schieberegisters 101 wird in ein Schieberegister 20 eingegeben, während das andere Bit in ein Schieberegister 21 eingegeben wird. Diese Schieberegi ster 20, 21 bilden eine Schieberegistergruppe. Das Schiebe register 20 weist sechs Flip-Flops 201, 203, 205, 207, 209, 211 auf und wandelt die seriellen Daten SD vom FF 101 in parallele 6-Bit-Daten. Das Schieberegister 21 verfügt über fünf Flip-Flops 202, 204, 206, 208, 210 und wandelt serielle Daten vom FF 102 in parallele 5-Bit-Daten. Die Schieberegi ster 20, 21 verschieben synchron mit einem von einer Zeit steuersignal-Erzeugungsschaltung 106 erzeugten Takt T1 suk zessive die seriellen Eingangsdaten DS und geben parallele Ausgangsdaten PD abhängig von der Bitzahl der Schieberegi ster aus. Die Zeitsteuersignal-Erzeugungsschaltung 106 un terteilt das Grundtaktsignal T0 in zwei Teile (zwei Schiebe register 20, 21), um ein Taktsignal T1 zu erzeugen, das den Schieberegistern 20, 21 zugeführt wird. Die Ausgangssignale der Schieberegister 20, 21 werden zu zwei Gruppen zusammen gefaßt - einer Gruppe, die aus den parallelen Ausgangssigna len der FFs 202 bis 211 besteht, und einer zweiten Gruppe, die aus den parallelen Ausgangssignalen der FFs 201 bis 210 besteht -, und sie werden in einen Zwei-zu-Eins-Selektor 305 eingegeben. Die zwei parallelen Ausgangssignalgruppen der Schieberegister 20, 21 werden auch an Koinzidenzschaltungen 107 bzw. 108 gegeben, wo sie mit einem Startmuster für Daten SP verglichen werden. Die Koinzidenzschaltungen 107, 108 geben ein Startsignal ST an eine Steuerschaltung 304 aus, wenn die parallelen Daten von einem der Schieberegister 20, 21 mit dem Startmuster SP übereinstimmen. Die Steuerschal tung 304 gibt, nachdem sie das Startsignal ST von der 10- Bit-Koinzidenzschaltung 107 oder 108 empfangen hat, ein Aus wahlsignal SEL an den Selektor 305, der seinerseits die zu gehörige der zwei Gruppen paralleler Ausgangssignale aus wählt, wie sie von den Schieberegistern 20, 21 zugeführt werden. Gleichzeitig sendet die Steuerschaltung 304 ein Triggersignal TGS an die Zeitsteuersignal-Erzeugungsschal tung 106. Nachdem diese das Triggersignal TGS empfangen hat, erzeugt sie nach jeweils 10 Bits der seriellen Eingangsdaten SD, d. h. nach jeweils 10 Zyklen des Grundtaktsignals T0, ein Zeitsteuersignal TP. Eine der beiden parallelen Aus gangssignalgruppen 202-211 oder 201-210 des Schieberegi sters 20, 21, das vom Selektor 301 durch das Auswahlsignal SEL ausgewählt wurde, wird in ein Parallelregister 306 ein gegeben, das abhängig vom Zeitsteuersignal TP die vom Selek tor 305 zugeführten Daten PD einspeichert und ausgibt.

In Fig. 1 zeigen die Bezugszeichen A, B, die als Ziele für die Ausgangssignale von den FFs 201 bis 211 dargestellt sind, an, daß die Ausgangssignale den Koinzidenzschaltungen 107 bzw. 108 zugeführt werden.

Nachfolgend wird der Betrieb der in Fig. 1 dargestellten Schaltung im einzelnen unter Bezugnahme auf die synchroni sierten Signalzugdiagramme der Fig. 2 und 3 erläutert.

Fig. 2 zeigt, daß T1 beim ersten Bit des Startmusters "1101101000" zu einem Zeitpunkt t1 "1" ist, und Fig. 3 zeigt, daß T1 beim zweiten Bit des Datenstartsignals zu einem Zeitpunkt t2 "1" ist.

Als erstes wird auf das Zeitsteuerdiagramm von Fig. 2 Bezug genommen, um den Schaltungsbetrieb zu erläutern. In Fig. 2 wird der Zustand zu einem Zeitpunkt t betrachtet. Im Schie beregister 10 wird zum Zeitpunkt t₁ das FF 101 mit dem Da tenwert "1" gesetzt, und FF 102 wird auf den unbestimmten Datenwert "X" gesetzt, der vor dem Zeitpunkt t1 bestand. Zu diesem Zeitpunkt t1 werden, da T1 = 1 ist, die Daten "1" und "X" des FF 101 und des FF 102 des Schieberegisters 10 in das FF 201 und das FF 202 des Schieberegisters 20 eingeschrie ben. Zum nächsten Zeitpunkt t2 wird der Datenwert "1" des FF 101 im Schieberegister 10 in das FF 102 verschoben, und das FF 101 wird auf den neuen Eingangsdatenwert "1" gesetzt. Zu diesem Zeitpunkt t2 ist T1 = 0, so daß sich die Zustände der Schieberegister 20, 21 nicht ändern (nur geänderte Werte sind dargestellt). Zum einem Zeitpunkt t3 werden die FFs des Schieberegisters 10 auf die Wert "0" bzw. "1" gesetzt. Zu diesem Zeitpunkt t3 werden, da T1 = 1 ist, das FF 201 des Schieberegisters 20 und das FF 202 des Schieberegisters 21 auf "0" bzw. "1" gesetzt, und die alten Daten der FFs 201 und 202 werden in die FFs 203 und 204 verschoben, so daß diese FFs auf die Werte "1" bzw. "X" gesetzt sind. Auf diese Weise verschieben die Schieberegister 20, 21 die Daten suk zessive mit der Periode T1, die das Doppelte der Periode T0 ist, und gleichzeitig geben die Schieberegister 20, 21 pa rallele Daten an die Koinzidenzschaltungen 107, 108 aus. Zu einem Zeitpunkt t11 wird das Startmuster SP als Parallelda teninformation von den FFs 202-211 ausgegeben. Wenn die Koinzidenzschaltung 108 Übereinstimmung zwischen den Paral leldaten der FFs 202-211 und dem vorgegebenen Datenstart muster SP zum Zeitpunkt t11 feststellt, sendet die Steuer schaltung 304 nach Empfang des Startsignals ST von der Koin zidenzschaltung 108 das Auswahlsignal SEL an den Selektor 305 aus. Abhängig vom Auswahlsignal SEL von der Steuerschal tung 304 wählt der Selektor 305 die Gruppe paralleler Aus gangssignale der FFs 202-211 aus und stellt diese Daten gruppe für das Aussenden an das Parallelregister 306 bereit. Die Steuerschaltung 304 sendet das Triggersignal TGS an die Zeitsteuersignal-Erzeugungsschaltung 106, die abhängig von diesem Triggersignal TGS ein Zeitsteuersignal TP nach je weils 10 Bits der seriellen Eingangsdaten erzeugt, die nach dem Startsignal ST eintreffen, um dafür zu sorgen, daß das Parallelregister 306 die umgewandelten Paralleldaten PD aus gibt.

Fig. 3 zeigt dasselbe Startmuster SP wie in Fig. 2, wobei jedoch das erste Bit zu einem Zeitpunkt mit T1 = 0 ausgege ben wird. Zum Zeitpunkt t1 wird das FF 101 des Schieberegi sters 10 mit dem Datenwert "1" gesetzt, und das FF 102 wird auf einen unbestimmten Datenwert "X" gesetzt, der vor dem Zeitpunkt t1 bestand. Zu diesem Zeitpunkt t₁ sind, da T1 = 0 ist, die Schieberegister 20, 21 auf keine Daten gesetzt. Zum Zeitpunkt t2 wird der Datenwert des FF 101 im Schieberegi ster 10 zum FF 102 verschoben, und das FF 101 wird auf den nächsten Eingangsdatenwert "1" gesetzt. Infolgedessen ent halten die FFs 101 und 102 die Datenwerte "1" bzw. "1". Zu diesem Zeitpunkt t2 sind, da T1 = 1 ist, das FF 201 des Schieberegisters 20 und das FF 202 des Schieberegisters 21 auf "1" bzw. "1" gesetzt. Zum Zeitpunkt t3 sind die FFs 101, 102 im Schieberegister 10 auf "0" bzw. "1" gesetzt, und der Zustand der Schieberegister 20, 21 ändert sich nicht, da T1 = 0 ist. Nachfolgend werden zum Zeitpunkt t4 die FFs 101, 102 des Schieberegisters 10 auf "1" und "0" gesetzt. Da zu diesem Zeitpunkt t4 T1 = 1 gilt, werden die FFs 201 und 202 der Schieberegister 20, 21 auf "1" und "0" gesetzt, während gleichzeitig der alte Datenwert des FF 201 im Schieberegi ster 20 zum FF 203 verschoben wird, und derjenige des FF 202 im Schieberegister 21 zum FF 204 verschoben wird, so daß das FF 203 und das FF 204 die Werte "1" und "1" enthalten. Zum Zeitpunkt t10 ist das Startmuster in die FFs 201-210 ein gespeichert, und die Koinzidenzschaltung 107, mit der die Ausgänge der FFs 201-210 verbunden sind, erzeugt das Startsignal ST. Zum selben Zeitpunkt t10 sendet die Steuer schaltung 204 das Auswahlsignal SEL an den Selektor 305, um die Gruppe der parallelen Ausgangssignale der FFs 201-210 aus den zwei parallelen Ausgangsinformationen der Gruppe 20, 21 auszuwählen. Darauf folgt derselbe Ablauf, wie er gemäß Fig. 2 ausgeführt wird.

Wie es aus Fig. 2 erkennbar ist, kann es, wenn die Gesamt zahl von Ausgangssignalen der aus den Schieberegistern 20, 21 bestehenden Schieberegistergruppe 10 Bits beträgt, dann, wenn das erste Bit des Startmusters und das vorige Bit in die FFs 101 und 102 des Schieberegisters 10 eingeschrieben sind, nicht möglich sein, gleichzeitig alle 10 Bits des Startmusters, abhängig von der Zeitsteuerung für das erste Bit des Startmusters gespeichert zu halten, da die Schiebe register 20, 21 mit einer Periode arbeiten, die zweimal grö ßer ist als diejenige des Schieberegisters 10. Dies macht es unmöglich, das Startmuster nur in einem der Schieberegister 20 oder 21 zu ermitteln. Selbst nachdem das Startmuster er mittelt wurde, können die 10 Bits an Informationsdaten ID, d₀-d₉, nicht in einem einzigen Schieberegister gespeichert gehalten werden, was die Konfiguration des Parallelregisters und der Steuerlogik komplex macht. Aus diesem Grund stellt die Erfindung mehrere Schieberegister 20, 21 zur Verfügung, wobei das Schieberegister 20, dem das erste Ausgangssignal des Schieberegisters 10 (Ausgangssignal des FF 101) zuge führt wird, aus sechs Bits besteht, und wobei das Schiebere gister 21, dem das zweite Ausgangssignal (Ausgangssignal des FF 102) zugeführt wird, aus fünf Bits besteht. Diese Anord nung von Schieberegistern erlaubt es, daß alle 10 Bits des Startmusters gleichzeitig in der Schieberegistergruppe ge speichert gehalten werden können, so daß die Koinzidenz schaltungen 107, 108, die mit Verbindungen entsprechend der Bitanordnung des in der Schieberegistergruppe gehaltenen Startmusters versehen sind, das Startsignal ST an die Steu erschaltung 304 ausgeben.

Anders gesagt, wird die Anzahl von Bits in der Schieberegi stergruppe 20, 21 auf einen bestimmten Zustand eingestellt, der den parallelen Daten entspricht, wie sie vom Schiebere gister 10 ausgegeben werden, dem die seriellen Daten zuge führt werden. Mehrere Koinzidenzschaltungen sind vorhanden, die Übereinstimmung zwischen dem vorgegebenen Startmuster SP und der Bitanordnung der Daten in der Schieberegistergruppe ermitteln. Es ist eine Funktion vorhanden, um einen Satz pa ralleler Ausgangssignale (201-210 oder 202-211) der Schieberegistergruppe 20, 21, abhängig vom ausgegebenen Startsignal ST dieser Koinzidenzschaltungen, auszuwählen. Mit dieser Schaltungsanordnung ist es möglich, daß nur das erste Schieberegister, dem die seriellen Daten zugeführt werden, hohe Geschwindigkeit T0 aufweisen muß, während die die Schieberegister 20, 21 aufbauenden Schieberegister 201 - 210 und die Steuersystemlogik 107, 108 mit der niedrigeren Geschwindigkeit T1 arbeiten können.

Während die obigen Ausführungsbeispiele Fälle zeigen, bei denen T1 für das erste Bit des Datenstartsignals "1" ist, gemäß Fig. 2, und wo T1 für das zweite Bit "1" ist, gemäß Fig. 3, ist zu beachten, daß die Ausführungsbeispiele alle möglichen Fälle abdecken, die auftreten können, und daß jede Situation, bei der T1 entweder "1" oder "0" für jedes belie bige erste Bit des Startmusters SP ist, durch einen der obi gen zwei Fälle repräsentiert werden kann. N ist die Anzahl paralleler Bits, wie sie durch die parallelen Daten PD aus zugeben sind. L ist ein ganzzahliges Vielfaches der Daten taktperiode, wobei L der Anzahl von Schieberegistern in der Gruppe und der Anzahl von Koinzidenzschaltungen und der An zahl von Bits im Startmuster entspricht. Obwohl bei den Aus führungsbeispielen N = 10 mit L = 2 ist, können diese Werte willkürlich gewählt werden.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel, bei dem das erste Schieberegister 10 über zwei Bits verfügt und die die Schieberegistergruppe aufbauenden Schieberegister 20, 21 dieselbe Konfiguration aufweisen und jeweils über sechs Bits verfügen. Solange die Schieberegister in der Schieberegi stergruppe dem Erfordernis der Bitanordnung (N/L + L - 1) genügen, können die Schieberegister eine große Anzahl von Bits aufweisen.

Wie oben angegeben, erfordert es die Erfindung, daß in einem Datenprozessor, der eine Eigensteuerungsfunktion beim Erfas sen des Startmusters serieller Daten ausführt und die se riellen Daten in parallele Daten wandelt, daß nur ein Teil der Schaltung mit hoher Geschwindigkeit mit demselben Zeit steuerungsablauf wie die empfangenen seriellen Daten arbei tet, während die anderen Teile der Schaltung mit einer nied rigeren Geschwindigkeit arbeiten können, deren zeitliche Steuerung um ein Mehrfaches länger ist als diejenige der empfangenen seriellen Daten. Infolgedessen ist es möglich, Komplexität des Zeitsteuerungsdesigns und Schwierigkeiten beim Realisieren der Steuerungssystemlogik auszuschließen.

Während bevorzugte Ausführungsbeispiele zusammen mit Modifi zierungen und Änderungen dargelegt wurden, um spezielle, vorteilhafte Einzelheiten der Erfindung zu veranschaulichen, ist in Betracht zu ziehen, daß weitere Ausführungsbeispiele, Modifizierungen und Änderungen innerhalb weitergefaßter Er scheinungsformen der Erfindung vorliegen, wie sie durch den Geist und den Umfang der folgenden Ansprüche dargelegt wird.

Claims

1. Datenprozessor, der serielle Eingangsdaten empfängt und eine Datenzeitsteuerung aufweist, und der parallele N-Bit- Ausgangsdaten ausgibt, mit:

- einem ersten Schieberegister (10) zum aufeinanderfolgenden Empfangen der seriellen Eingangsdaten synchron mit der Da tenzeitsteuerung, und zum Umwandeln der seriellen Daten in parallele L-Bit-Ausgangsdaten;
- L zweiten Schieberegistern (20, 21), von denen jedes ein entsprechendes der parallelen L-Bit-Daten vom ersten Schie beregister empfängt, die empfangenen Bits synchron mit einem Zeitsteuersignal verschiebt, dessen Periode L-mal länger ist als die Periode der Datenzeitsteuerung des ersten Schiebe registers, und das dann parallele Bits ausgibt; und
- einer Selektoreinrichtung (305) zum Empfangen der paralle len Bits der zweiten Schieberegister und zum selektiven Aus geben weniger als aller paralleler Bits als die parallelen N-Bit-Ausgangsdaten.

2. Datenprozessor nach Anspruch 1, gekennzeichnet durch:

- L Koinzidenzschaltungen (107, 108) zum Ermitteln von Über einstimmung zwischen vorgegebenen parallelen Bits, wie sie von den zweiten Schieberegistern (20, 21) ausgegeben werden, und einem vorgegebenem Bit-Startmuster, um ein Ausgangsda ten-Startsignal zu erstellen; und
- eine Steuerschaltung (304) zum Empfangen des Ausgangsda ten-Startsignals von den Koinzidenzschaltungen und zum ent sprechenden Ansteuern des Ausgangs des Selektors (305).

3. Datenprozessor nach Anspruch 2, gekennzeichnet durch:

- eine Zeitsteuersignal-Erzeugungsschaltung (106) zum Erzeu gen des Zeitsteuersignals aus der Datenzeitsteuerung, unter Steuerung durch ein Ausgangssignal der Steuerschaltung zum Erzeugen eines Ausgangssignals; und
- einem Parallelregister (306) zum Aufnehmen des Ausgangs signals des Selektors (305) abhängig vom Ausgangssignal der Zeitsteuersignal-Erzeugungsschaltung.

4. Datenprozessor nach Anspruch 2, dadurch gekennzeichnet, daß das Ausgangsdaten-Startsignal der Koinzidenzschaltungen (107, 108) dem Selektor (305) über die Steuerschaltung (304) zugeführt wird.

5. Datenprozessor nach Anspruch 3, dadurch gekennzeichnet, daß das Ausgangsdaten-Startsignal der Koinzidenzschaltungen (107, 108) der Zeitsteuersignal-Erzeugungsschaltung über die Steuerschaltung (304) als Eingangssignal zugeführt wird.

6. Datenprozessor nach Anspruch 5, dadurch gekennzeichnet, daß das Ausgangsdaten-Startsignal der Koinzidenzschaltungen (107, 108) dem Selektor (305) über die Steuerschaltung (304) zugeführt wird.

7. Datenprozessor nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Schieberegister (20, 21) mindestens N/L Bits aufweisen und daß mindestens eines der zweiten Schieberegi ster N/L + 1 Bits aufweist.

8. Datenprozessor nach Anspruch 7, dadurch gekennzeichnet, daß er ganz auf einem einzigen Chip integriert ist.

9. Datenprozessor nach Anspruch 2, dadurch gekennzeichnet, daß er ganz auf einem einzigen Chip integriert ist.

10. Datenprozessor zum Empfangen serieller Eingangsdaten mit einer Datenzeitsteuerung und zum Umwandeln derselben in parallele N-Bit-Ausgangsdaten, insbesondere für Datenüber tragung, mit:

- einer Einrichtung (106) zum Erzeugen eines Schaltungs- Zeitsteuersignals mit einer Periode, die ein ganzzahliges, L-Vielfaches der Periode der Datenzeitsteuerung ist, wobei L 2 oder größer ist;
- mindestens L Schieberegistern (20, 21) zum Aufnehmen der seriellen Eingangsdaten und zum Ausgeben paralleler Daten, wobei jedes Schieberegister auf die Schaltungszeitsteuerung anspricht, um Bits mit derselben zu verschieben; und
- einer Eingabeeinrichtung (10) zum seriellen Empfangen der seriellen Eingangsdaten mit der Datenzeitsteuerung und zum Halten mindestens L aufeinanderfolgender Bits der seriellen Eingangsdaten und zum Ausgeben mindestens L sequentieller Bits jeweils an die L Schieberegister, um sie jeweils in diese L Schieberegister mit der zeitlichen Steuerung des Schaltungs-Zeitsteuersignals einzugeben, wobei nur die Ein gabeeinrichtung mit der Datenzeitsteuerung arbeitet, die L Schieberegister jedoch mit einer kleineren Zeitsteuerungs rate, nämlich derjenigen des Schaltungs-Zeitsteuersignals, arbeiten.

11. Prozessor nach Anspruch 10, dadurch gekennzeichnet, daß jedes der L Schieberegister (20, 21) mindestens N/L der se quentiellen, seriellen Eingangsdaten gespeichert hält.

12. Prozessor nach Anspruch 10, gekennzeichnet durch eine Selektoreinrichtung (305) mit L Eingängen, die mit den L Schieberegistern (20, 21) verbunden sind, um parallel unter schiedliche Sätze mit jeweils N Bits zu empfangen, die in nerhalb der seriellen Eingangsdaten sequentiell benachbart sind, und um die parallelen N-Bit-Ausgangsdaten selektiv und parallel, abhängig von einem Selektorsignal, auszugeben.

13. Prozessor nach Anspruch 12, gekennzeichnet durch eine auf ein Startmuster innerhalb der seriellen Eingangsdaten ansprechende Einrichtung (107, 108), um das Selektorsignal korreliert zum Start von Informationsdaten in den seriellen Eingangsdaten zu erzeugen und um das Selektorsignal der Selektoreinrichtung (305) zuzuführen.

14. Prozessor nach Anspruch 10, gekennzeichnet durch:

- eine auf ein Startmuster innerhalb der seriellen Eingangs daten ansprechende Einrichtung (107, 108), um ein Start- Zeitsteuersignal zu erzeugen, das mit dem Start von Informa tionsdaten in den seriellen Eingangsdaten korreliert ist; und
- eine Registereinrichtung (306) zum Empfangen paralleler Daten, die von den L Schieberegistern ausgegeben werden, und zum Ausgeben der parallelen N-Bit-Ausgangsdaten, abhängig von der Zeitsteuerung des Start-Zeitsteuersignals.

15. Prozessor nach Anspruch 14, dadurch gekennzeichnet, daß jedes der L Schieberegister (20, 21) mindestens N/L der se quentiellen, seriellen Eingangsdaten gespeichert hält.

16. Prozessor nach Anspruch 12, dadurch gekennzeichnet, daß jedes der L Schieberegister (20, 21) mindestens N/L der se quentiellen, seriellen Eingangsdaten gespeichert hält.

17. Prozessor nach Anspruch 16, gekennzeichnet durch eine auf ein Startmuster innerhalb der seriellen Eingangsdaten ansprechende Einrichtung (107, 108), um das Selektorsignal korrliert zum Start von Informationsdaten in den seriellen Eingangsdaten zu erzeugen und um der Selektoreinrichtung (305) das Selektorsignal zuzuführen.

18. Datenprozessor nach Anspruch 17, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

19. Datenprozessor nach Anspruch 16, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

20. Datenprozessor nach Anspruch 15, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

21. Datenprozessor zum Umwandeln serieller Eingangsdaten in parallele N-Bit-Ausgangsdaten, mit:

- einer Schieberegistereinrichtung (10, 20, 21) zum Eingeben der seriellen Eingangsdaten mit einer Datenzeitsteuerung und zum Ausgeben paralleler Daten einer Breite von mehr als N Bits mit einer Schaltungszeitsteuerung, deren Rate kleiner ist als diejenige der Datenzeitsteuerung;
- mehreren Koinzidenzschaltungseinrichtungen (107, 108), die mit der Schaltungszeitsteuerung arbeiten und jeweils ver schiedene parallele Daten von der Schieberegistereinrichtung empfangen, Koinzidenz zwischen den empfangenen parallelen Daten und einem vorgegebenen Startmuster ermitteln, um den Start von Informationsdaten in den seriellen Eingangsdaten zu ermitteln, und ein entsprechendes Koinzidenz-Ausgangs signal erzeugen; und
- einer Selektoreinrichtung (305), die auf das Koinzidenz- Ausgangssignal anspricht, um aus den parallelen Daten mit mehr als N Bits der Schieberegistereinrichtung N Bits auszu wählen, die in den seriellen Eingangsdaten benachbart waren, und um die N Bits als parallele N-Bit-Ausgangsdaten auszuge ben.

22. Datenprozessor nach Anspruch 21, dadurch gekennzeich net, daß

- die Schieberegistereinrichtung ein erstes, mit der Daten zeitsteuerung arbeitendes Schieberegister (10) und mehrere zweite Schieberegister (20, 21) aufweist, die mit der Schal tungszeitsteuerung arbeiten, deren Rate der ganzen Zahl 2 oder einem größeren Teiler der Frequenz der Datenzeitsteue rung entspricht; und
- die Zeitsteuerungen der mehreren zweiten Schieberegister phasenmäßig gegeneinander um einen Wert versetzt sind, der der Periode der Datenzeitsteuerung entspricht.

23. Datenprozessor nach Anspruch 22, gekennzeichnet durch eine Zeitsteuersignal-Erzeugungsschaltung (106) zum Erzeugen der Schaltungszeitsteuerung aus der Datenzeitsteuerung.

24. Datenprozessor nach Anspruch 23, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

25. Datenprozessor nach Anspruch 23, dadurch gekennzeich net, daß L zweite Schieberegister (20, 21) vorhanden sind, von denen jedes mindestens N/L Bits gespeichert hält.

26. Datenprozessor nach Anspruch 25, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

27. Datenprozessor zum Umwandeln serieller Eingangsdaten in parallele N-Bit-Ausgangsdaten, mit:

- einer Schieberegistereinrichtung (10, 20, 21) zum Aufneh men der seriellen Eingangsdaten mit einer Datenzeitsteuerung zum Ausgeben paralleler Daten mit einer Breite von mehr als N Bits;
- einer Koinzidenzschaltungseinrichtung (107, 108), die mit einer Schaltungszeitsteuerung arbeitet und die parallelen Daten mit mehr als N Bit Breite von der Schieberegisterein richtung empfängt, Koinzidenz zwischen mindestens einem Teil der parallelen Daten mit einer Breite von mehr als N Bit und einem vorgegebenen Startmuster ermittelt, um den Start von Informationsdaten in den seriellen Eingangsdaten zu ermit teln, und ein entsprechendes Koinzidenz-Ausgangssignal er zeugt; und
- einer Selektoreinrichtung (305), die mit der Schaltungs zeitsteuerung arbeitet und auf das Koinzidenz-Ausgangssignal anspricht, um aus dem parallelen Ausgangssignal der Schiebe registereinrichtung mit mehr als N Bits N Bits auszuwählen, die in den seriellen Eingangsdaten benachbart waren, und die die N Bits als die parallelen N-Bit-Ausgangsdaten ausgibt.

28. Datenprozessor nach Anspruch 27, dadurch gekennzeich net, daß

- die Schieberegistereinrichtung ein mit der Datenzeitsteue rung arbeitendes erstes Schieberegister (10) und mehrere zweite mit der Schaltungszeitsteuerung arbeitende Schiebere gister (20, 21) aufweist; und
- die Zeitsteuerungen der mehreren zweiten Schieberegister phasenmäßig gegeneinander um einen Wert versetzt sind, der der Periode der Datenzeitsteuerung entspricht.

29. Datenprozessor nach Anspruch 28, gekennzeichnet durch eine Zeitsteuersignal-Erzeugungsschaltung (106) zum Erzeugen der Schaltungszeitsteuerung aus der Datenzeitsteuerung.

30. Datenprozessor nach Anspruch 29, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

31. Datenprozessor nach Anspruch 28, dadurch gekennzeich net, daß L zweite Schieberegister vorliegen, von denen jedes N/L Bits gespeichert hält.

32. Datenprozessor nach Anspruch 31, dadurch gekennzeich net, daß er ganz auf einem einzigen Chip integriert ist.

33. Datenverarbeitungsverfahren zum Umwandeln serieller Eingangsdaten mit einer Datenzeitsteuerung in parallele N- Bit-Ausgangsdaten, insbesondere für Datenübertragung, mit den folgenden Schritten:

- Erzeugen einer Schaltungszeitsteuerung aus der Datenzeit steuerung, mit einer Periode, die ein ganzzahliges L-faches mit 2 oder mehr der Periode der Datenzeitsteuerung ist;
- serielles Empfangen der seriellen Eingangsdaten mit der Datenzeitsteuerung, Halten mindestens L sequentieller Bits der seriellen Eingangsdaten und paralleles Ausgeben der min destens L sequentiellen Bits der seriellen Eingangsdaten mit der Datenzeitsteuerung; und
- L Schritte jeweiligen Aufnehmens der mindestens L sequen tiellen Bits der seriellen Eingangsdaten und Ausgeben von L Sätzen paralleler Daten mit mindestens N/L Bits mit der Schaltungszeitsteuerung.

34. Verfahren nach Anspruch 33, gekennzeichnet durch das Auswählen eines der L Sätze paralleler Daten als die paral lelen N-Bit-Ausgangsdaten.

35. Verfahren nach Anspruch 34, bei dem auf ein Startmuster innerhalb der seriellen Eingangsdaten ein Auswahlsignal er zeugt ist, das mit dem Start von Informationsdaten in den seriellen Eingangsdaten korreliert ist, und bei dem die Aus wahl, abhängig von diesem Auswahlsignal, erfolgt.

36. Datenverarbeitungsverfahren zum Umwandeln serieller Daten mit einer Datenzeitsteuerung in parallele N-Bit-Aus gangsdaten, mit den folgenden Schritten:

- Erzeugen einer Schaltungszeitsteuerung, deren Frequenz 1/L der Frequenz der Datenzeitsteuerung entspricht;
- Umwandeln der seriellen Daten mit der Datenzeitsteuerung in parallele Daten mit mehr als N Bits mit der Schaltungs zeitsteuerung;
- Überprüfen auf Koinzidenz, mit der Schaltungszeitsteue rung, der parallelen Daten mit mehr als N Bits mit einem vorgegebenen Startmuster, um den Start von Informationsdaten in den seriellen Eingangsdaten zu ermitteln und um ein ent sprechendes Koinzidenz-Ausgangssignal zu erzeugen; und
- Auswählen aus den parallelen Daten mit mehr als N Bits, auf das Koinzidenz-Ausgangssignal hin, von N Bits, die in den seriellen Eingangsdaten benachbart waren, und Ausgeben der N Bits als parallele N-Bit-Ausgangsdaten.