JPH0771059B2 - フレーム同期装置 - Google Patents
フレーム同期装置Info
- Publication number
- JPH0771059B2 JPH0771059B2 JP2093371A JP9337190A JPH0771059B2 JP H0771059 B2 JPH0771059 B2 JP H0771059B2 JP 2093371 A JP2093371 A JP 2093371A JP 9337190 A JP9337190 A JP 9337190A JP H0771059 B2 JPH0771059 B2 JP H0771059B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency division
- frame
- parallel
- data
- counter
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル通信装置、特に高速ディジタル
通信装置の受信部においてフレーム同期をとるフレーム
同期装置に関するものである。
通信装置の受信部においてフレーム同期をとるフレーム
同期装置に関するものである。
第４図は例えば特開平１−157138号公報に示された従来
のフレーム同期装置を示すブロック図である。図におい
て、１は直列データａをクロックパルスｂに基づいてｎ
ビットの並列データｃに変換する直列並列変換部であ
り、２はその並列データｃを取り込んでフレームパター
ンを検出するパターン検出部である。３はこのパターン
検出部２で検出されたフレームパターンの位相のずれを
制御するためのフレーム同期部であり、例えば、フレー
ムカウンタ、フレーム同期回路等を含んでいる。４はこ
のフレーム同期部３の出力するセレクト信号ｄに従って
前記並列データｃの順序を制御し、所定の順序の並列デ
ータｅを出力するセレクタ部である。
のフレーム同期装置を示すブロック図である。図におい
て、１は直列データａをクロックパルスｂに基づいてｎ
ビットの並列データｃに変換する直列並列変換部であ
り、２はその並列データｃを取り込んでフレームパター
ンを検出するパターン検出部である。３はこのパターン
検出部２で検出されたフレームパターンの位相のずれを
制御するためのフレーム同期部であり、例えば、フレー
ムカウンタ、フレーム同期回路等を含んでいる。４はこ
のフレーム同期部３の出力するセレクト信号ｄに従って
前記並列データｃの順序を制御し、所定の順序の並列デ
ータｅを出力するセレクタ部である。
次に動作について説明する。直列並列変換部１は直列デ
ータａが入力されると、クロックパルスｂに基づいてそ
の直列データａをｎビットの並列データｃに変換し、セ
レクタ部４に出力する。このｎビットの並列データｃ
は、一方でパターン検出部２にも取り込まれる。パター
ン検出部２では取り込んだ並列データｃよりフレームパ
ターンを検出して結果をフレーム同期部３へ出力する。
フレーム同期部３はこのパターン検出部２で検出された
パターン検出位置と内部のフレームカウンタとのタイミ
ングをとって、周知の前方および後方保護を行う。
ータａが入力されると、クロックパルスｂに基づいてそ
の直列データａをｎビットの並列データｃに変換し、セ
レクタ部４に出力する。このｎビットの並列データｃ
は、一方でパターン検出部２にも取り込まれる。パター
ン検出部２では取り込んだ並列データｃよりフレームパ
ターンを検出して結果をフレーム同期部３へ出力する。
フレーム同期部３はこのパターン検出部２で検出された
パターン検出位置と内部のフレームカウンタとのタイミ
ングをとって、周知の前方および後方保護を行う。
ここで、直列並列変換部１にて直列並列変換された並列
データｃは、所定の順序で展開されていない場合があ
る。そのような場合、フレーム同期部３はその並列デー
タｃの順序を制御するセレクト信号ｄを生成してセレク
タ部４に送る。セレクタ部４はこのフレーム同期部３か
らのセレクト信号ｄに基づいて、直列並列変換部１で展
開された並列データｃの順番を並べかえる。これによっ
てフレーム同期がとられ、所定の展開順序の並列データ
ｅがセレクト部４から出力される。
データｃは、所定の順序で展開されていない場合があ
る。そのような場合、フレーム同期部３はその並列デー
タｃの順序を制御するセレクト信号ｄを生成してセレク
タ部４に送る。セレクタ部４はこのフレーム同期部３か
らのセレクト信号ｄに基づいて、直列並列変換部１で展
開された並列データｃの順番を並べかえる。これによっ
てフレーム同期がとられ、所定の展開順序の並列データ
ｅがセレクト部４から出力される。
また、第５図は例えば特開平１−138831号公報に示され
た、従来の他のフレーム同期装置を示すブロック図であ
る。図において、１は直列並列変換部、２はパターン検
出部で、第４図のそれらと同等のものである。５は入力
されるクロックパルスｂの１ビット分の送出を禁止する
１ビット禁止回路であり、６はこの１ビット禁止回路５
を通過したクロックパルスｂを分周して直列並列変換部
１に入力する分周回路である。７は前記パターン検出部
２の検出結果に従って計数動作を行い、１ビット禁止回
路５の動作を制御するフレームカウンタである。
た、従来の他のフレーム同期装置を示すブロック図であ
る。図において、１は直列並列変換部、２はパターン検
出部で、第４図のそれらと同等のものである。５は入力
されるクロックパルスｂの１ビット分の送出を禁止する
１ビット禁止回路であり、６はこの１ビット禁止回路５
を通過したクロックパルスｂを分周して直列並列変換部
１に入力する分周回路である。７は前記パターン検出部
２の検出結果に従って計数動作を行い、１ビット禁止回
路５の動作を制御するフレームカウンタである。
次に動作について説明する。フレームカウンタ７はパタ
ーン検出部２がフレーム同期パルスを検出したときにリ
セットされ、フレームパルスの位置を示す信号より計数
動作を開始する。従って、フレームカウンタ７のその位
置からのカウント出力によって、直列並列変換部１で変
換された並列データｅが当期パターン検出部２に取り込
まれる。
ーン検出部２がフレーム同期パルスを検出したときにリ
セットされ、フレームパルスの位置を示す信号より計数
動作を開始する。従って、フレームカウンタ７のその位
置からのカウント出力によって、直列並列変換部１で変
換された並列データｅが当期パターン検出部２に取り込
まれる。
一方、フレーム同期パルスが検出できなかった場合に
は、フレームパルスの位置を示す信号を１ビット禁止回
路５に送る。１ビット禁止回路５は当該信号を受け取る
と、分周回路６へのクロックパルスｂの供給を１ビット
分だけ禁止する。直列並列変換部１はこの分周回路６か
らの分周クロックで直列データａを並列に展開する。こ
れでフレーム同期がとられ、所定の展開順序に並べかえ
られた並列データｅが出力される。
は、フレームパルスの位置を示す信号を１ビット禁止回
路５に送る。１ビット禁止回路５は当該信号を受け取る
と、分周回路６へのクロックパルスｂの供給を１ビット
分だけ禁止する。直列並列変換部１はこの分周回路６か
らの分周クロックで直列データａを並列に展開する。こ
れでフレーム同期がとられ、所定の展開順序に並べかえ
られた並列データｅが出力される。
従来のフレーム同期装置は以上のように構成されている
ので、第４図に示すものでは、クロックパルスｂによる
高速動作が要求されるのは直列並列変換部１のみであ
り、従って、それ以外の回路では高速回路素子を必要と
せず、タイミング設計が容易となるものの、直列並列変
換部１による並列展開数が増加した場合、セレクタ部４
の制御が複雑となって回路規模が増大するという課題が
あり、第５図に示すものでは、直列並列変換部１による
並列展開数が増加しても回路規模が増増大することはな
いが、高速のクロックパルスｂを１ビット禁止するため
の１ビット禁止回路５にも高速回路素子を必要とし、タ
イミング設計も困難になるという課題があった。
ので、第４図に示すものでは、クロックパルスｂによる
高速動作が要求されるのは直列並列変換部１のみであ
り、従って、それ以外の回路では高速回路素子を必要と
せず、タイミング設計が容易となるものの、直列並列変
換部１による並列展開数が増加した場合、セレクタ部４
の制御が複雑となって回路規模が増大するという課題が
あり、第５図に示すものでは、直列並列変換部１による
並列展開数が増加しても回路規模が増増大することはな
いが、高速のクロックパルスｂを１ビット禁止するため
の１ビット禁止回路５にも高速回路素子を必要とし、タ
イミング設計も困難になるという課題があった。
この発明は上記のような課題を解消するためになされた
もので、並列展開後の低速な分周クロックにて動作可能
でタイミング設計も容易であり、並列展開数が増えても
制御が簡単で回路規模の増加を抑制できるフレーム同期
装置を得ることを目的とする。
もので、並列展開後の低速な分周クロックにて動作可能
でタイミング設計も容易であり、並列展開数が増えても
制御が簡単で回路規模の増加を抑制できるフレーム同期
装置を得ることを目的とする。
この発明に係るフレーム同期装置は、入力された直列デ
ータを並列データに展開する際の分周クロックを生成す
る分周回路として、並列データより検出されたフレーム
パターンの位相のずれに基づいて、その分周比が制御さ
れる可変分周カウンタを用いたものである。
ータを並列データに展開する際の分周クロックを生成す
る分周回路として、並列データより検出されたフレーム
パターンの位相のずれに基づいて、その分周比が制御さ
れる可変分周カウンタを用いたものである。
この発明における可変分周カウンタは、フレーム同期部
からの信号によってその分周比が変化し、直列データか
ら展開された並列データより検出したフレームパターン
の位相のずれを制御して、並列データを所定の展開順序
に並べかえることにより、並列展開数が増加しても制御
が簡単で回路規模の増大を抑えることができ、低速の分
周クロックで動作してタイミング設計も容易なフレーム
同期装置を実現する。
からの信号によってその分周比が変化し、直列データか
ら展開された並列データより検出したフレームパターン
の位相のずれを制御して、並列データを所定の展開順序
に並べかえることにより、並列展開数が増加しても制御
が簡単で回路規模の増大を抑えることができ、低速の分
周クロックで動作してタイミング設計も容易なフレーム
同期装置を実現する。
以下、この発明の一実施例を図について説明する。第１
図において、２はパターン検出部、３はフレーム同期部
であり、第４図のそれらと同等の部分である。また、８
は受信した直列データａをクロックパルスｂに従って順
次シフトしながら蓄積してゆくｎビットのシフトレジス
タである。９はその分周比が前記フレーム同期部３から
のロードデータｆによって制御され、クロックパルスｂ
をその分周比によつて分周して分周クロックｇを生成す
る可変分周カウンタである。10はこの可変分周カウンタ
９の出力する分周クロックｇに基づいて、前記シフトレ
ジスタ８からのｎビットの出力信号をラッチしてｎビッ
トの並列データｅに展開するラッチ回路である。
図において、２はパターン検出部、３はフレーム同期部
であり、第４図のそれらと同等の部分である。また、８
は受信した直列データａをクロックパルスｂに従って順
次シフトしながら蓄積してゆくｎビットのシフトレジス
タである。９はその分周比が前記フレーム同期部３から
のロードデータｆによって制御され、クロックパルスｂ
をその分周比によつて分周して分周クロックｇを生成す
る可変分周カウンタである。10はこの可変分周カウンタ
９の出力する分周クロックｇに基づいて、前記シフトレ
ジスタ８からのｎビットの出力信号をラッチしてｎビッ
トの並列データｅに展開するラッチ回路である。
また、第２図は上記可変分周カウンタ９の構成を示すブ
ロック図である。図において、91は一般的なプリセット
付きのバイナリカウンタであり、92,93はインバータで
ある。バイナリカウンタ91の端子Dnにはロードデータｆ
が、端子CLKにはクロックパルスｂが入力され、端子Ｌ
には端子COからの出力が、インバータ93を介してロード
信号として入力されている。また、端子Qnには分周クロ
ックｇを出力するためのインバータ92が接続されてい
る。
ロック図である。図において、91は一般的なプリセット
付きのバイナリカウンタであり、92,93はインバータで
ある。バイナリカウンタ91の端子Dnにはロードデータｆ
が、端子CLKにはクロックパルスｂが入力され、端子Ｌ
には端子COからの出力が、インバータ93を介してロード
信号として入力されている。また、端子Qnには分周クロ
ックｇを出力するためのインバータ92が接続されてい
る。
次に動作について説明する。今、可変分周カウンタ９の
分周比は“n"に設定されているものとする。
分周比は“n"に設定されているものとする。
受信された直列データａはクロックパルスｂによってシ
フトされながらシフトレジスタ８内に順次蓄積されてゆ
く。可変分周カウンタ９は前述のように分周比が“n"に
設定されているため、クロックパルスｂのｎ個毎に分周
クロックｇを発生している。ラッチ回路10はこの可変分
周カウンタ９からの分周クロックｇに従って、その時の
シフトレジスタ８内のデータを一斉にラッチする。この
ラッチ回路10にラッチされたデータは並列に展開されて
並列データｅとして出力される。
フトされながらシフトレジスタ８内に順次蓄積されてゆ
く。可変分周カウンタ９は前述のように分周比が“n"に
設定されているため、クロックパルスｂのｎ個毎に分周
クロックｇを発生している。ラッチ回路10はこの可変分
周カウンタ９からの分周クロックｇに従って、その時の
シフトレジスタ８内のデータを一斉にラッチする。この
ラッチ回路10にラッチされたデータは並列に展開されて
並列データｅとして出力される。
この並列データｅはパターン検出部２でも取り込まれ、
フレームパターンの検出が行われる。このパターン検出
部２による検出結果はフレーム同期部３に送られ、フレ
ーム同期部３では、このパターン検出部２のパターン検
出位置と内蔵するフレームカウンタのタイミングをとっ
て、周知の前方および後方保護を行う。
フレームパターンの検出が行われる。このパターン検出
部２による検出結果はフレーム同期部３に送られ、フレ
ーム同期部３では、このパターン検出部２のパターン検
出位置と内蔵するフレームカウンタのタイミングをとっ
て、周知の前方および後方保護を行う。
このとき、前記並列データｅが所定の順序で並列展開さ
れていない場合、それを検知したフレーム同期部３は、
可変分周カウンタ９へのロードデータｆによってその分
周比を変化させる。第３図はそのときの可変分周カウン
タ９による並列データｅの並べかえを説明するためのタ
イミング図である。ここでは、所定の並列展開順序とは
２ビットずれている場合について示している。
れていない場合、それを検知したフレーム同期部３は、
可変分周カウンタ９へのロードデータｆによってその分
周比を変化させる。第３図はそのときの可変分周カウン
タ９による並列データｅの並べかえを説明するためのタ
イミング図である。ここでは、所定の並列展開順序とは
２ビットずれている場合について示している。
可変分周カウンタ９では、フレーム同期部３からのロー
ドデータｆが“0"から“1"に変化すると、このロードデ
ータｆの値“1"が、ロード入力ｈの発生時にバイナリカ
ウンタ91にプリセットされる。従って、可変分周カウン
タ９の分周比は“n"から“ｎ−1"に変化し、並列データ
ｅの展開順序の並べかえが逐次行われ、２サイクル後に
は並列データｅは所定の展開順序となる。並列データｅ
が所定の展開順序になると、フレーム同期部３はそのロ
ードデータｆを“0"に戻し、可変分周カウンタ９の分周
比を“n"とする。こりによって並列データｅは所定の展
開順序を維持し、フレーム同期が確保される。
ドデータｆが“0"から“1"に変化すると、このロードデ
ータｆの値“1"が、ロード入力ｈの発生時にバイナリカ
ウンタ91にプリセットされる。従って、可変分周カウン
タ９の分周比は“n"から“ｎ−1"に変化し、並列データ
ｅの展開順序の並べかえが逐次行われ、２サイクル後に
は並列データｅは所定の展開順序となる。並列データｅ
が所定の展開順序になると、フレーム同期部３はそのロ
ードデータｆを“0"に戻し、可変分周カウンタ９の分周
比を“n"とする。こりによって並列データｅは所定の展
開順序を維持し、フレーム同期が確保される。
ここで、ロードデータｆの制御に許容される遅延時間
“t"は、分周クロックｇの周期とほぼ等しいものである
ため、この制御を行う回路は分周クロックｇで動作させ
ることができ、定速の回路素子で構成することが可能と
なる。
“t"は、分周クロックｇの周期とほぼ等しいものである
ため、この制御を行う回路は分周クロックｇで動作させ
ることができ、定速の回路素子で構成することが可能と
なる。
なお、上記実施例では、可変分周カウンタをバイナリカ
ウンタで構成したものを示したが、他の構成による可変
分周カウンタを用いてもよく、また、その分周比を“1"
だけ減少させて並列データの展開順序を並べ変える場合
について説明したが、“2"あるいは“3"等、他の値とし
ても、さらには分周比を増加させるようにしてもよく、
いずれの場合にも上記実施例と同様の効果を奏する。
ウンタで構成したものを示したが、他の構成による可変
分周カウンタを用いてもよく、また、その分周比を“1"
だけ減少させて並列データの展開順序を並べ変える場合
について説明したが、“2"あるいは“3"等、他の値とし
ても、さらには分周比を増加させるようにしてもよく、
いずれの場合にも上記実施例と同様の効果を奏する。
以上のように、この発明によれば、可変分周カウンタの
分周比を制御することによって、並列データを所定の展
開順序に並べかえるように構成したので、定速の分周ク
ロックでの動作が可能となってタイミング設計も容易と
なり、さらに、並列展開数が増加しても制御が簡単で回
路規模の増大を抑制することのできるフレーム同期装置
が得られる効果がある。
分周比を制御することによって、並列データを所定の展
開順序に並べかえるように構成したので、定速の分周ク
ロックでの動作が可能となってタイミング設計も容易と
なり、さらに、並列展開数が増加しても制御が簡単で回
路規模の増大を抑制することのできるフレーム同期装置
が得られる効果がある。
第１図はこの発明の一実施例によるフレーム同期装置を
示すブロック図、第２図はその可変分周カウンタの構成
を示すブロック図、第３図は並列データの並べかえを説
明するためのタイミング図、第４図および第５図は従来
のフレーム同期装置を示すブロック図である。 ２はパターン検出部、３はフレーム同期部、８はシフト
レジスタ、９は可変分周カウンタ、10はラッチ回路。 なお、図中、同一符号は同一、又は相当部分を示す。
示すブロック図、第２図はその可変分周カウンタの構成
を示すブロック図、第３図は並列データの並べかえを説
明するためのタイミング図、第４図および第５図は従来
のフレーム同期装置を示すブロック図である。 ２はパターン検出部、３はフレーム同期部、８はシフト
レジスタ、９は可変分周カウンタ、10はラッチ回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】受信した直列データをクロックパルスに従
って順次シフトしながら蓄積してゆくシフトレジスタ
と、前記クロックパルスを制御可能な分周比によって分
周し、分周クロックを生成する可変分周カウンタと、前
記可変分周カウンタからの分周クロックに基づいて前記
シフトレジスタの出力データをラッチして並列データに
展開するラッチ回路と、前記ラッチ回路から出力される
並列データを取り込んでフレームパターンを検出するパ
ターン検出部と、前記パターン検出部で検出されたフレ
ームパターンの位相のずれに基づいて、前記可変分周カ
ウンタの分周比を制御するフレーム同期部とを備えたフ
レーム同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093371A JPH0771059B2 (ja) | 1990-04-09 | 1990-04-09 | フレーム同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2093371A JPH0771059B2 (ja) | 1990-04-09 | 1990-04-09 | フレーム同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03291030A JPH03291030A (ja) | 1991-12-20 |
| JPH0771059B2 true JPH0771059B2 (ja) | 1995-07-31 |
Family
ID=14080444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2093371A Expired - Lifetime JPH0771059B2 (ja) | 1990-04-09 | 1990-04-09 | フレーム同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771059B2 (ja) |
-
1990
- 1990-04-09 JP JP2093371A patent/JPH0771059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03291030A (ja) | 1991-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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