JP2002141803A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ信号の出力電圧の高精度化を図るこ
とができるＤ／Ａ変換装置を提供する。 【解決手段】 ８ビットのデータＤ７〜Ｄ０がデコーダ
４に入力された場合には、デコーダ４からの制御信号に
よって、電圧選択回路３の各スイッチ群３Ａ、３Ｂの各
スイッチＳ０Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ２５５Ｂから
所定の抵抗Ｒ０の両端に接続される一対のスイッチが選
択されて同時にＯＮ動作すると共に、他の各スイッチは
ＯＦＦ動作する。そして、ＯＮ動作した一対のスイッチ
が接続される電圧生成回路２の抵抗Ｒ０の両端の電圧が
差動アンプ５に入力され、出力端子６からこのＯＮ動作
したスイッチが接続される抵抗Ｒ０の両端の電圧の平均
電圧がアナログ信号として出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するＤ／Ａ（デジタル／アナログ）変
換装置に関し、特に、Ｄ／Ａ変換装置のデジタル信号に
対応して選択される複数の分圧電圧を平均化してアナロ
グ信号の出力電圧を発生させることにより、半導体チッ
プ上に形成される各素子のバラツキによって発生する各
分圧電圧の誤差を平均化させることができて、アナログ
信号の出力電圧の高精度化を図ることができるＤ／Ａ変
換装置に関するものである。

【０００２】

【従来の技術】従来のＤ／Ａ変換装置の一例を図１に基
づいて説明する。図１は従来のＤ／Ａ変換装置の一例を
示す図である。図１に示すように、Ｄ／Ａ変換装置１０
０は、電圧生成回路１０１、電圧選択回路１０２、デコ
ーダ１０３、及びアンプ１０４を備えている。この各回
路１０１〜１０４は、１つの半導体チップ上に形成され
ている。

【０００３】また、電圧生成回路１０１は、直列に接続
される２５５個の抵抗Ｒ０とその両端部に直列に接続さ
れる抵抗Ｒ０の２分の１の抵抗値の抵抗１／２＊Ｒ０と
によるラダー抵抗で構成され、その一端に基準電源電圧
ＶＲが供給されると共に、他端が回路のグランドＧＮＤ
に接続されている。また、各抵抗Ｒ０〜１／２＊Ｒ０間
の接続点、即ちノードＮ０Ａ〜Ｎ２５５Ａからは、それ
ぞれ所定の分圧電圧Ｖ０〜Ｖ２５５が出力される。例え
ば、ノードＮ０Ａからｎ番目のノードＮｎＡから出力さ
れる分圧電圧Ｖｎは、Ｖｎ＝ＶＲ×（ｎ＋０．５）÷２
５６で表される（但し、ｎ＝０〜２５５）。

【０００４】また、電圧選択回路１０２は、２５６個の
各スイッチＳ０〜Ｓ２５５を備え、各スイッチＳ０〜Ｓ
２５５はＭＯＳトランジスタで構成されている。この各
スイッチＳ０〜Ｓ２５５は、それぞれノードＮ０Ａ〜Ｎ
２５５Ａに接続される。そして、各スイッチＳ０〜Ｓ２
５５の出力端子は、ノードＮ２５６Ａにて接続されてい
る。また、このノードＮ２５６Ａは、アンプ１０４の入
力端子に接続されている。そして、このアンプ１０４の
出力は、出力端子１０５に接続されている。

【０００５】また、デコーダ１０３には、外部から８ビ
ットのデジタル信号Ｄ７〜Ｄ０が入力される。そして、
デコーダ１０３は、８ビットのデジタル信号Ｄ７〜Ｄ０
に基づく制御信号を出力し、電圧選択回路１０２の各ス
イッチＳ０〜Ｓ２５５のうちいずれか１つのスイッチが
この制御信号に応答してＯＮする。

【０００６】このようにして、ノードＮ２５６Ａには、
ＯＮしたいずれかのスイッチを介して電圧生成回路１０
１の各ノードＮ０Ａ〜Ｎ２５５Ａのうちいずれか１つが
接続される。そして、ノードＮ２５６Ａの電圧は、アン
プ１０４を介して出力端子１０５に出力される。即ち、
ノードＮ２５６Ａに接続される各ノードＮ０Ａ〜Ｎ２５
５Ａの各分圧電圧Ｖ０〜Ｖ２５５がアンプ１０４を介し
て出力端子１０５に出力される。これにより、デジタル
信号Ｄ７〜Ｄ０に対応するアナログ信号の出力電圧が、
Ｄ／Ａ変換装置１００の出力端子１０５から出力され
る。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来のＤ／Ａ変換装置１００においては、基準電源電圧Ｖ
Ｒを各抵抗Ｒ０〜１／２＊Ｒ０によって抵抗分圧し、所
要の分圧電圧を選択できるようにしているが、各抵抗Ｒ
０〜１／２＊Ｒ０には比精度のバラツキ（半導体製造プ
ロセス上の形状寸法誤差等）がある。そして、抵抗によ
って分圧された電位がそのままアナログ出力として出力
されるため、抵抗のバラツキによって誤差が発生しても
それがそのまま出力される。従って、抵抗の相対精度が
十分に確保されない限り、Ｄ／Ａ変換装置としての精度
は得られない。また、半導体装置上では抵抗素子のサイ
ズと相対精度の間には相関があり、抵抗素子が微細化さ
れるほど相対精度を得ることが難しくなる。言い換える
ならば、ある一定の精度を得るためには一定以上の抵抗
素子サイズが必要とされる。Ｄ／Ａ変換装置の小サイズ
化、高精度化に際してこの抵抗素子の精度が問題となっ
ている。

【０００８】そこで、本発明は、上述した問題点を解決
するためになされたものであり、Ｄ／Ａ変換装置のデジ
タル信号に対応して選択される複数の分圧電圧を平均化
してアナログ信号の出力電圧を発生させることにより、
半導体チップ上に形成される各素子のバラツキによって
発生する各分圧電圧の誤差を平均化させることができ
て、アナログ信号の出力電圧の高精度化を図ることがで
きるＤ／Ａ変換装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記目的を達成するため
請求項１に係るＤ／Ａ変換装置は、基準電源の電圧を分
圧した分圧電圧を発生させる分圧電圧発生手段と、入力
されるデジタル信号をデコードした選択信号を出力する
選択信号出力手段と、前記選択信号に基づいて前記分圧
電圧のうち複数の分圧電圧を選択して出力する分圧電圧
選択手段と、前記分圧電圧選択手段から出力される複数
の分圧電圧に基づいて所定電圧を出力する電圧出力手段
とを備えたことを特徴とする。

【００１０】このような特徴を有する請求項１に係るＤ
／Ａ変換装置によれば、分圧電圧発生手段を介して基準
電源から分圧電圧が発生する。また、入力されるデジタ
ル信号がデコードされた選択信号が選択信号出力手段を
介して分圧電圧選択手段に入力される。そして、この分
圧電圧選択手段は、該選択信号に基づいて前記分圧電圧
のうち複数の分圧電圧を選択して電圧出力手段に出力
し、該電圧出力手段は入力された複数の分圧電圧に基づ
いて所定電圧を出力する。これにより、複数の分圧電圧
からアナログ信号の出力電圧が生成されるため、半導体
チップ上に形成される各素子のバラツキによって発生す
る個々の分圧電圧の誤差を平均化することができ、アナ
ログ信号の出力電圧の高精度化を図ることができる。

【００１１】また、請求項２に係るＤ／Ａ変換装置は、
請求項１に記載のＤ／Ａ変換装置において、前記分圧電
圧発生手段は、抵抗素子によって分圧電圧を発生させる
ことを特徴とする。

【００１２】このような特徴を有する請求項２に係るＤ
／Ａ変換装置によれば、請求項１に記載のＤ／Ａ変換装
置において、前記分圧電圧発生手段は、抵抗素子によっ
て分圧電圧を発生させるため、半導体チップ上に形成さ
れる抵抗のバラツキによって分圧電圧の誤差が発生して
も、個々の分圧電圧の誤差を平均化することができ、ア
ナログ信号の出力電圧の高精度化を図ることができる。

【００１３】また、請求項３に係るＤ／Ａ変換装置は、
請求項２に記載のＤ／Ａ変換装置において、前記抵抗素
子は、複数の抵抗から構成されるラダー抵抗を含むこと
を特徴とする。

【００１４】このような特徴を有する請求項３に係るＤ
／Ａ変換装置によれば、請求項２に記載のＤ／Ａ変換装
置において、前記抵抗素子は、複数の抵抗から構成され
るラダー抵抗によって構成されるため、分圧電圧を発生
させる個々の単体の抵抗のバラツキによって該分圧電圧
に誤差が発生しても、個々の分圧電圧の誤差を平均化す
ることができ、アナログ信号の出力電圧の高精度化を図
ることができる。

【００１５】また、請求項４に係るＤ／Ａ変換装置は、
請求項１に記載のＤ／Ａ変換装置において、前記分圧電
圧発生手段は、容量素子によって分圧電圧を発生させる
ことを特徴とする。

【００１６】このような特徴を有する請求項４に係るＤ
／Ａ変換装置によれば、請求項１に記載のＤ／Ａ変換装
置において、前記分圧電圧発生手段は、容量素子によっ
て分圧電圧を発生させるため、半導体チップ上に形成さ
れる容量素子のバラツキによって分圧電圧の誤差が発生
しても、個々の分圧電圧の誤差を平均化することがで
き、アナログ信号の出力電圧の高精度化を図ることがで
きる。

【００１７】また、請求項５に係るＤ／Ａ変換装置は、
請求項１乃至請求項４のいずれかに記載のＤ／Ａ変換装
置において、前記電圧出力手段は、前記複数の分圧電圧
を按分して前記所定電圧を発生させる按分手段を有する
ことを特徴とする。

【００１８】このような特徴を有する請求項５に係るＤ
／Ａ変換装置によれば、請求項１乃至請求項４のいずれ
かに記載のＤ／Ａ変換装置において、前記電圧出力手段
は、前記複数の分圧電圧を按分して前記所定電圧を発生
させる按分手段によって、所望する所定電圧を出力する
ことができる。

【００１９】また、請求項６に係るＤ／Ａ変換装置は、
請求項５に記載のＤ／Ａ変換装置において、前記按分手
段は、前記複数の分圧電圧が入力される差動増幅回路を
有し、前記差動増幅回路は、前記所定電圧が帰還される
ことを特徴とする。

【００２０】このような特徴を有する請求項６に係るＤ
／Ａ変換装置によれば、請求項５に記載のＤ／Ａ変換装
置において、前記按分手段は、前記複数の分圧電圧が入
力される差動増幅回路を有し、前記差動増幅回路は、前
記所定電圧が帰還される。これにより、複数の分圧電圧
が所定の割合で按分されてアナログ信号の出力電圧が発
生されるため、半導体チップ上に形成される各素子のバ
ラツキによって発生する各分圧電圧の誤差を所定の割合
で按分させることができて、アナログ信号の出力電圧の
高精度化を図ることができる。

【００２１】また、請求項７に係るＤ／Ａ変換装置は、
請求項６に記載のＤ／Ａ変換装置において、前記差動増
幅回路は、複数の差動増幅対を有し、前記差動増幅対
は、所定の重みづけが付与されて前記複数の分圧電圧を
按分することを特徴とする。

【００２２】このような特徴を有する請求項７に係るＤ
／Ａ変換装置によれば、請求項６に記載のＤ／Ａ変換装
置において、前記差動増幅回路は、複数の差動増幅対か
ら構成され、この差動増幅対には所定の重みづけが付与
されて前記複数の分圧電圧が按分される。これにより、
差動増幅対には所定の重みづけが付与されているため、
差動増幅回路に入力される複数の分圧電圧に所定の重み
づけを付与して按分することができる。即ち、各分圧電
圧の誤差に所定の重みづけを付与して按分させることが
できて、アナログ信号の出力電圧の高精度化を図ると共
に、所望の出力電圧を得ることができる。

【００２３】また、請求項８に係るＤ／Ａ変換装置は、
請求項７に記載のＤ／Ａ変換装置において、前記所定の
重みづけは、略同一割合として、前記複数の分圧電圧を
平均することを特徴とする。

【００２４】このような特徴を有する請求項８に係るＤ
／Ａ変換装置によれば、請求項７に記載のＤ／Ａ変換装
置において、前記所定の重みづけは、略同一割合とさ
れ、複数の分圧電圧の平均値がアナログ信号の出力電圧
となるため、各分圧電圧の誤差を平均化させることがで
きて、アナログ信号の出力電圧の高精度化を図ることが
できる。

【００２５】また、請求項９に係るＤ／Ａ変換装置は、
入力されるデジタル信号に基づいて複数の分圧電圧を発
生させる分圧電圧発生手段と、前記複数の分圧電圧が入
力され、該複数の分圧電圧の平均値を出力する電圧出力
手段とを備えることを特徴とする。

【００２６】このような特徴を有する請求項９に係るＤ
／Ａ変換装置によれば、分圧電圧発生手段を介して入力
されるデジタル信号に基づいて複数の分圧電圧が発生す
る。そして、この複数の分圧電圧の平均値の電圧が電圧
出力手段を介して出力される。これにより、複数の分圧
電圧の平均値の電圧が、入力されるデジタル信号に対応
するアナログ信号の出力電圧として生成されるため、半
導体チップ上に形成される各素子のバラツキによって発
生する個々の分圧電圧の誤差を平均化することができ、
アナログ信号の出力電圧の高精度化を図ることができ
る。

【００２７】更に、請求項１０に係るＤ／Ａ変換装置
は、請求項９に記載のＤ／Ａ変換装置において、前記電
圧出力手段は、前記複数の分圧電圧と所定電圧とが供給
される複数の差動対を備えることを特徴とする。

【００２８】このような特徴を有する請求項１０に係る
Ｄ／Ａ変換装置によれば、請求項９に記載のＤ／Ａ変換
装置において、前記電圧出力手段は、前記複数の分圧電
圧と所定電圧とが供給される複数の差動対によって構成
されるため、該複数の分圧電圧を平均化して出力する出
力回路を容易に構成することができる。

【００２９】また、請求項７、請求項８又は請求項１１
のいずれかに記載のＤ／Ａ変換装置において、前記差動
増幅対又は差動対をＭＯＳトランジスタによって構成す
ることによって、製造バラツキ等の影響を受けることな
く精度の高い差動増幅対又は差動対を実現することがで
きる。

【００３０】

【発明の実施の形態】以下、本発明に係るＤ／Ａ変換装
置を具体化した第１及び第２実施の形態について図面を
参照しつつ詳細に説明する。先ず、第１実施形態に係る
Ｄ／Ａ変換装置の概略構成について図２及び図３に基づ
き説明する。図２は第１実施形態に係るＤ／Ａ変換装置
の概略構成を示す図である。図３は第１実施形態に係る
Ｄ／Ａ変換装置の差動アンプの回路構成を示す図であ
る。図２に示すように、Ｄ／Ａ変換装置１は、電圧生成
回路２、電圧選択回路３、デコーダ４、及び差動アンプ
５を備えている。この各回路２〜５は、１つの半導体チ
ップ上に形成されている。

【００３１】また、電圧生成回路２は、２５６個の抵抗
Ｒ０によるラダー抵抗で構成され、その一端に基準電源
電圧ＶＲが供給されると共に、他端が回路のグランドＧ
ＮＤに接続されている。また、このラダー抵抗の両端の
接続点及び各抵抗Ｒ０の接続点、即ち各ノードＮ０〜Ｎ
２５６からは、基準電源電圧ＶＲを２５７分割した分圧
電圧Ｖ０〜Ｖ２５６がそれぞれ出力される。

【００３２】また、電圧選択回路３は、２５６個の各ス
イッチＳ０Ａ〜Ｓ２５５Ａから構成される第１スイッチ
群３Ａと、２５６個の各スイッチＳ０Ｂ〜Ｓ２５５Ｂか
ら構成される第２スイッチ群３Ｂとから構成されてい
る。これら各スイッチＳ０Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ
２５５ＢはＭＯＳトランジスタで構成され選択スイッチ
として作用する。また、各スイッチＳ０Ａ〜Ｓ２５５Ａ
は、各ノードＮ１〜Ｎ２５６に接続され、各スイッチＳ
０Ｂ〜Ｓ２５５Ｂは、各ノードＮ０〜Ｎ２５５に接続さ
れている。そして、各スイッチＳ０Ａ〜Ｓ２５５Ａの出
力端子は、ノードＮ２５６Ａにて接続されている。ま
た、各スイッチＳ０Ｂ〜Ｓ２５５Ｂの出力端子は、ノー
ドＮ２５６Ｂにて接続されている。

【００３３】また、デコーダ４には、外部から８ビット
のデジタル信号Ｄ７〜Ｄ０が入力される。そして、デコ
ーダ４は、８ビットのデジタル信号Ｄ７〜Ｄ０に基づく
制御信号を出力し、後述のように電圧選択回路３の各ス
イッチ群３Ａ、３Ｂを構成する各スイッチＳ０Ａ〜Ｓ２
５５Ａ、Ｓ０Ｂ〜Ｓ２５５Ｂの各々において、いずれか
１つのスイッチがこの制御信号に応答してＯＮする（図
４参照）。

【００３４】このようにして、ノードＮ２５６Ａには、
第１スイッチ群３Ａの各スイッチＳ０Ａ〜Ｓ２５５Ａの
うちＯＮしたいずれかのスイッチを介して電圧生成回路
２の各ノードＮ１〜Ｎ２５６のうちいずれか１つが接続
される。また、ノードＮ２５６Ｂには、第２スイッチ群
３Ｂの各スイッチＳ０Ｂ〜Ｓ２５５ＢのうちＯＮしたい
ずれかのスイッチを介して電圧生成回路２の各ノードＮ
０〜Ｎ２５５のうちいずれか１つが接続される。そし
て、この各ノードＮ２５６Ａ、Ｎ２５６Ｂは、差動アン
プ５の各非反転入力端子（＋）５Ａ、５Ｂに接続されて
いる。また、差動アンプ５の出力端子Ｎ２５７は、この
差動アンプ５の反転入力端子（−）５Ｃに帰還されてい
る。また、差動アンプ５の出力端子Ｎ２５７は、出力端
子６に接続される。これにより、デジタル信号Ｄ７〜Ｄ
０に対応するアナログ信号の出力電圧が、Ｄ／Ａ変換装
置１の出力端子６から出力される。

【００３５】次に、差動アンプ５の回路構成について図
３に基づいて説明する。図３に示すように、差動アンプ
５は、ＰチャンネルＭＯＳトランジスタＴＲ１、ＴＲ
２、ＮチャンネルＭＯＳトランジスタＴＲ３〜ＴＲ７、
容量素子ＣＡ、及び電流源１０Ａ〜１０Ｃから構成され
ている。各ＰチャンネルＭＯＳトランジスタＴＲ１、Ｔ
Ｒ２は同一特性を持つように形成されている。また、各
ＮチャンネルＭＯＳトランジスタＴＲ３〜ＴＲ７は同一
特性を持つように形成されている。

【００３６】この各ＰチャンネルＭＯＳトランジスタＴ
Ｒ１、ＴＲ２のソースは、電源電圧ＶＣＣに接続され、
両ＰチャンネルＭＯＳトランジスタＴＲ１、ＴＲ２のゲ
ートは、ノードＮ２６１に接続されている。また、Ｐチ
ャンネルＭＯＳトランジスタＴＲ１のドレインと、Ｎチ
ャンネルＭＯＳトランジスタＴＲ３のドレインとは、ノ
ードＮ２６１に接続されている。また、ＮチャンネルＭ
ＯＳトランジスタＴＲ３のゲートには、非反転入力端子
５Ａを介してノードＮ２５６Ａ（図２参照）が接続さ
れ、該トランジスタＴＲ３のソースは、定電流源１０Ａ
を介してグランドＧＮＤに接続されている。

【００３７】また、ＰチャンネルＭＯＳトランジスタＴ
Ｒ２のドレインと、ＮチャンネルＭＯＳトランジスタＴ
Ｒ４のドレインとは、ノードＮ２６２に接続されてい
る。また、ＮチャンネルＭＯＳトランジスタＴＲ４のゲ
ートはノードＮ２６６に接続されている。また、差動ア
ンプ５の出力端子Ｎ２５７（図２参照）は、反転入力端
子５Ｃを介してノードＮ２６６に接続され、該トランジ
スタＴＲ４のソースは、定電流源１０Ｂを介してグラン
ドＧＮＤに接続されている。

【００３８】また、ＮチャンネルＭＯＳトランジスタＴ
Ｒ５のドレインは、ノードＮ２６２に接続され、該トラ
ンジスタＴＲ５のゲートはノードＮ２６６に接続されて
いる。更に、該トランジスタＴＲ５のソースは、定電流
源１０Ａを介してグランドＧＮＤに接続されている。

【００３９】また、ＮチャンネルＭＯＳトランジスタＴ
Ｒ６のドレインは、ノードＮ２６１に接続され、該トラ
ンジスタＴＲ６のゲートは、非反転入力端子５Ｂを介し
てノードＮ２５６Ｂ（図２参照）に接続されている。更
に、該トランジスタＴＲ６のソースは、定電流源１０Ｂ
を介してグランドＧＮＤに接続されている。

【００４０】一方、ＮチャンネルＭＯＳトランジスタＴ
Ｒ７のドレインに電源電圧ＶＣＣが供給され、該トラン
ジスタＴＲ７のゲートは、ノードＮ２６２に接続されて
いる。また、該トランジスタＴＲ７のソースは、ノード
Ｎ２５７に接続されている。また、このノードＮ２５７
には、容量素子ＣＡを介してノードＮ２６２が接続され
ている。更に、このノードＮ２５７は定電流源１０Ｃを
介してグランドＧＮＤに接続されている。そして、この
ノードＮ２５７は出力端子６（図２参照）に接続されて
いる。これにより、各差動増幅対（トランジスタＴＲ３
とＴＲ５、トランジスタＴＲ６とＴＲ４）の非反転入力
端子５Ａ、５Ｂには、それぞれノードＮ２５６Ａ、Ｎ２
５６Ｂの電圧が入力され、一方、反転入力端子５Ｃには
差動アンプ５のノードＮ２５７の電圧が帰還されている
ので、ノードＮ２５７の電圧は、ノードＮ２５６Ａの電
圧とノードＮ２５６Ｂの電圧との中間の電圧、即ち平均
化された電圧となる。

【００４１】ここで、電圧生成回路２は、分圧電圧発生
手段として機能する。また、デコーダ４は、選択信号出
力手段として機能する。また、電圧選択回路３は、分圧
電圧選択手段として機能する。また、差動アンプ５は、
電圧出力手段及び差動増幅回路として機能する。また、
各ＮチャンネルＭＯＳトランジスタＴＲ３、ＴＲ５と、
各ＮチャンネルＭＯＳトランジスタＴＲ４、ＴＲ６は、
それぞれ差動増幅対を構成する。また、各Ｎチャンネル
ＭＯＳトランジスタＴＲ３、ＴＲ５と、各Ｎチャンネル
ＭＯＳトランジスタＴＲ４、ＴＲ６は、それぞれ差動対
を構成する。

【００４２】次に、電圧選択回路３の各スイッチＳ０Ａ
〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ２５５Ｂのデコーダ４からの
制御信号による動作について図４に基づいて説明する。
図４は第１実施形態に係るＤ／Ａ変換装置１の電圧選択
回路３の各スイッチＳ０Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ２
５５Ｂのデコーダ４からの制御信号による動作の一例を
示すスイッチ動作表である。図４に示すように、スイッ
チ動作表１１は、Ｄ７〜Ｄ０の８ビットのデータに対応
してデコーダ４から出力される制御信号、即ち０〜２５
５の値を示す「信号」と、この「信号」に対応してＯＮ
される第１スイッチ群３Ａのスイッチと第２スイッチ群
３Ｂのスイッチを示す「スイッチ」とから構成されてい
る。また、このスイッチ動作表１１の各値「１」は、ス
イッチがＯＮされることを表し、各値「０」は、スイッ
チがＯＦＦされることを表している。また、スイッチ動
作表１１の「信号」には、８ビットのデータＤ７〜Ｄ０
に対応する「０」、「１」、「２」、「３」、・・・、
「ｎ」、「ｎ＋１」、・・・、「２５４」、「２５５」
の２５６個の数値が表示されている。

【００４３】そして、各「信号」の数値に対応する「ス
イッチ」には、同時にＯＮ・ＯＦＦ動作する第１スイッ
チ群３Ａのスイッチと第２スイッチ群３Ｂのスイッチと
の各一対のスイッチが示されている。即ち、第１スイッ
チ群３Ａのスイッチ「Ｓ０Ａ」と第２スイッチ群３Ｂの
スイッチ「Ｓ０Ｂ」とが同時にＯＮ・ＯＦＦ動作する。
また、第１スイッチ群３Ａのスイッチ「Ｓ１Ａ」と第２
スイッチ群３Ｂのスイッチ「Ｓ１Ｂ」とが同時にＯＮ・
ＯＦＦ動作する。また、第１スイッチ群３Ａのスイッチ
「Ｓ２Ａ」と第２スイッチ群３Ｂのスイッチ「Ｓ２Ｂ」
とが同時にＯＮ・ＯＦＦ動作する。また、第１スイッチ
群３Ａのスイッチ「Ｓ３Ａ」と第２スイッチ群３Ｂのス
イッチ「Ｓ３Ｂ」とが同時にＯＮ・ＯＦＦ動作する。ま
た、第１スイッチ群３Ａのスイッチ「ＳｎＡ」と第２ス
イッチ群３Ｂのスイッチ「ＳｎＢ」とが同時にＯＮ・Ｏ
ＦＦ動作する。また、第１スイッチ群３Ａのスイッチ
「Ｓｎ＋１Ａ」と第２スイッチ群３Ｂのスイッチ「Ｓｎ
＋１Ｂ」とが同時にＯＮ・ＯＦＦ動作する。また、第１
スイッチ群３Ａのスイッチ「Ｓ２５４Ａ」と第２スイッ
チ群３Ｂのスイッチ「Ｓ２５４Ｂ」とが同時にＯＮ・Ｏ
ＦＦ動作する。更に、第１スイッチ群３Ａのスイッチ
「Ｓ２５５Ａ」と第２スイッチ群３Ｂのスイッチ「Ｓ２
５５Ｂ」とが同時にＯＮ・ＯＦＦ動作する。

【００４４】よって、スイッチ動作表１１に示されるよ
うに、デコーダ４から電圧選択回路３へ、「信号」とし
て「０」が出力された場合には、各スイッチＳ０Ａ、Ｓ
０ＢがＯＮ動作し、他の各スイッチＳ１Ａ〜Ｓ２５５
Ａ、Ｓ１Ｂ〜Ｓ２５５ＢはＯＦＦ動作する。また、デコ
ーダ４から電圧選択回路３へ、「信号」として「１」が
出力された場合には、各スイッチＳ１Ａ、Ｓ１ＢがＯＮ
動作し、他の各スイッチＳ０Ａ、Ｓ２Ａ〜Ｓ２５５Ａ、
Ｓ０Ｂ、Ｓ２Ｂ〜Ｓ２５５ＢはＯＦＦ動作する。また、
デコーダ４から電圧選択回路３へ、「信号」として
「２」が出力された場合には、各スイッチＳ２Ａ、Ｓ２
ＢがＯＮ動作し、他の各スイッチＳ０Ａ〜Ｓ１Ａ、Ｓ３
Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ１Ｂ、Ｓ３Ｂ〜Ｓ２５５Ｂ
はＯＦＦ動作する。また、デコーダ４から電圧選択回路
３へ、「信号」として「２」が出力された場合には、各
スイッチＳ２Ａ、Ｓ２ＢがＯＮ動作し、他の各スイッチ
Ｓ０Ａ〜Ｓ１Ａ、Ｓ３Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ１
Ｂ、Ｓ３Ｂ〜Ｓ２５５ＢはＯＦＦ動作する。また、デコ
ーダ４から電圧選択回路３へ、「信号」として「３」が
出力された場合には、各スイッチＳ３Ａ、Ｓ３ＢがＯＮ
動作し、他の各スイッチＳ０Ａ〜Ｓ２Ａ、Ｓ４Ａ〜Ｓ２
５５Ａ、Ｓ０Ｂ〜Ｓ２Ｂ、Ｓ４Ｂ〜Ｓ２５５ＢはＯＦＦ
動作する。また、デコーダ４から電圧選択回路３へ、
「信号」として「ｎ」が出力された場合には、各スイッ
チＳｎＡ、ＳｎＢがＯＮ動作し、他の各スイッチＳ０Ａ
〜Ｓｎ−１Ａ、Ｓｎ＋１Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓｎ
−１Ｂ、Ｓｎ＋１Ｂ〜Ｓ２５５ＢはＯＦＦ動作する。ま
た、デコーダ４から電圧選択回路３へ、「信号」として
「ｎ＋１」が出力された場合には、各スイッチＳｎ＋１
Ａ、Ｓｎ＋１ＢがＯＮ動作し、他の各スイッチＳ０Ａ〜
ＳｎＡ、Ｓｎ＋２Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜ＳｎＢ、Ｓ
ｎ＋２Ｂ〜Ｓ２５５ＢはＯＦＦ動作する。また、デコー
ダ４から電圧選択回路３へ、「信号」として「２５４」
が出力された場合には、各スイッチＳ２５４Ａ、Ｓ２５
４ＢがＯＮ動作し、他の各スイッチＳ０Ａ〜Ｓ２５３
Ａ、Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ２５３Ｂ、Ｓ２５５ＢはＯ
ＦＦ動作する。更に、デコーダ４から電圧選択回路３
へ、「信号」として「２５５」が出力された場合には、
各スイッチＳ２５５Ａ、Ｓ２５５ＢがＯＮ動作し、他の
各スイッチＳ０Ａ〜Ｓ２５４Ａ、Ｓ０Ｂ〜Ｓ２５４Ｂは
ＯＦＦ動作する。

【００４５】従って、デコーダ４からの８ビットのデー
タＤ７〜Ｄ０に対応する「信号」によって、電圧選択回
路３の各スイッチ群３Ａ、３Ｂの該「信号」に対応する
一対のスイッチが選択されて同時にＯＮ動作すると共
に、他の各スイッチは、ＯＦＦ動作する。

【００４６】以上詳細に説明した通り第１実施形態に係
るＤ／Ａ変換装置１では、８ビットのデータＤ７〜Ｄ０
がデコーダ４に入力された場合には、デコーダ４からの
制御信号によって、電圧選択回路３の各スイッチ群３
Ａ、３Ｂの各スイッチＳ０Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ
２５５Ｂから所定の抵抗Ｒ０の両端に接続される一対の
スイッチが選択されて同時にＯＮ動作すると共に、他の
各スイッチはＯＦＦ動作する。そして、ＯＮ動作した一
対のスイッチが接続される電圧生成回路２の抵抗Ｒ０の
両端の電圧が差動アンプ５に入力され、出力端子６から
このＯＮ動作したスイッチが接続される抵抗Ｒ０の両端
の電圧の平均電圧がアナログ信号として出力される。

【００４７】従って、電圧選択回路３によって２５６個
の抵抗Ｒ０から所定の抵抗Ｒ０が選択され、この選択さ
れた抵抗Ｒ０の両端の電圧が差動アンプ５に出力される
ため、半導体チップ上に形成される各抵抗Ｒ０のバラツ
キによって分圧電圧の誤差が発生しても、個々の分圧電
圧の誤差を平均化することができ、アナログ信号の出力
電圧の高精度化を図ることができる。また、差動アンプ
５を構成する各トランジスタＴＲ１〜ＴＲ６は、同一の
特性を持つように形成されるため、該差動アンプ５に入
力される２個の分圧電圧の平均値がアナログ信号の出力
電圧となり、各分圧電圧の誤差を平均化させることがで
きて、アナログ信号の出力電圧の高精度化を図ることが
できる。更に、差動アンプ５を構成する各トランジスタ
ＴＲ１〜ＴＲ７は、ＭＯＳトランジスタによって構成さ
れるため、製造バラツキ等の影響を受けることなく精度
の高い差動増幅回路を実現することができる。

【００４８】次に、第２実施形態に係るＤ／Ａ変換装置
について図５に基づいて説明する。図５は第２実施形態
に係るＤ／Ａ変換装置の概略構成を示す図である。図５
に示すように、第２実施形態に係るＤ／Ａ変換装置１５
は、第１実施形態に係るＤ／Ａ変換装置１と同様に、差
動アンプ５の各非反転入力端子（＋）５Ａ、５Ｂに第１
電圧シフト回路１６と第２電圧シフト回路１７とから出
力される各分圧電圧が入力され、該差動アンプ５からこ
の入力される分圧電圧の平均電圧がアナログ信号として
出力される。但し、外部から４ビットのデジタル信号Ｄ
３〜Ｄ０が入力される。また、後述のように、分圧電圧
を発生させる各電圧シフト回路１６、１７は、各容量素
子Ｃ１〜Ｃ４、Ｃ１〜Ｃ４、各リセットスイッチＳＲ、
ＳＲ、及び各スイッチ回路Ｓ１〜Ｓ４、Ｓ１〜Ｓ４とか
ら構成されている点が、第１実施形態に係るＤ／Ａ変換
装置１と異なっている。尚、図５において同一符号は、
同一あるいは相当部分を示すものである。

【００４９】ここで、第１電圧シフト回路１６と第２電
圧シフト回路１７とは同じ回路構成であるため、この第
１電圧シフト回路１６の回路構成について説明する。第
１電圧シフト回路１６は、第１容量素子Ｃ１、第２容量
素子Ｃ２、第３容量素子Ｃ３、及び第４容量素子Ｃ４の
一端側が並列接続されると共に、各容量素子Ｃ１、Ｃ
２、Ｃ３、Ｃ４の他端側には、各スイッチ回路Ｓ１、Ｓ
２、Ｓ３、Ｓ４が接続されている。また、各容量素子Ｃ
１、Ｃ２、Ｃ３、Ｃ４の一端側は、リセットスイッチＳ
Ｒを介してロウ基準電位ＶＲＬに接続されると共に、差
動アンプ５の非反転入力端子（＋）５Ａに接続されてい
る。また、第２容量素子Ｃ２の容量は、第１容量素子Ｃ
１の容量の２倍の容量となるように形成されている。ま
た、第３容量素子Ｃ３の容量は、第１容量素子Ｃ１の容
量の４倍の容量となるように形成されている。更に、第
４容量素子Ｃ４の容量は、第１容量素子Ｃ１の容量の８
倍の容量となるように形成されている。

【００５０】また、各スイッチ回路Ｓ１、Ｓ２、Ｓ３、
Ｓ４の構成は同じ構成であり、４ビットのデジタル信号
Ｄ３〜Ｄ０によって、後述のようにハイ基準電位ＶＲＨ
又はロウ基準電位ＶＲＬに接続されるように形成されて
いる。また、リセットスイッチＳＲは、初期化時にリセ
ット信号によって、ＯＮ／ＯＦＦ駆動され、ＯＮ駆動の
場合には、ロウ基準電位ＶＲＬに接続され、ＯＦＦ駆動
の場合には、遮断されるように形成されている。

【００５１】次に、第１電圧シフト回路１６の各スイッ
チ回路Ｓ１、Ｓ２、Ｓ３、Ｓ４の動作及び該第１電圧シ
フト回路１６から出力される分圧電圧について図６に基
づいて説明する。図６は第２実施形態に係る第１電圧シ
フト回路１６の各スイッチ回路Ｓ１、Ｓ２、Ｓ３、Ｓ４
の動作及び該第１電圧シフト回路１６から出力される分
圧電圧の一例を示す図である。尚、各スイッチ回路Ｓ
１、Ｓ２、Ｓ３、Ｓ４は、起動時には、各容量素子Ｃ
１、Ｃ２、Ｃ３、Ｃ４の他端側をロウ基準電位ＶＲＬに
接続している。また、リセットスイッチＳＲは、起動時
には、ＯＦＦ駆動されている。また、第２電圧シフト回
路１７の各スイッチ回路Ｓ１、Ｓ２、Ｓ３、Ｓ４の動作
及び該第２電圧シフト回路１７から出力される分圧電圧
は、第１電圧シフト回路１６と同じである。

【００５２】図６に示すように、先ず、４ビットのデー
タＤ３〜Ｄ０の入力前の初期化信号として、リセットス
イッチＳＲがＯＮ駆動されて、各容量素子Ｃ１、Ｃ２、
Ｃ３、Ｃ４をロウ基準電位ＶＲＬに接続し、各容量素子
Ｃ１、Ｃ２、Ｃ３、Ｃ４に充電されていた残留電荷を放
電する。このとき、第１電圧シフト回路１６から出力さ
れる分圧電圧は、ロウ基準電位ＶＲＬである。

【００５３】次に、入力される４ビットのデータＤ３〜
Ｄ０の下位ビットから上位ビットの順に各スイッチ回路
Ｓ１、Ｓ２、Ｓ３、Ｓ４が順番に対応している。そし
て、各ビットＤ３、Ｄ２、Ｄ１、Ｄ０の値が「１」の場
合には、この「１」のビットに対応するスイッチ回路が
ハイ基準電位ＶＲＨに接続される。また、各ビットＤ
３、Ｄ２、Ｄ１、Ｄ０の値が「０」の場合には、この
「０」のビットに対応するスイッチ回路がロウ基準電位
ＶＲＬに接続される。

【００５４】例えば、４ビットのデータが「００００」
の場合、即ち１０進数「０」の場合には、各スイッチ回
路Ｓ１、Ｓ２、Ｓ３、Ｓ４は、ロウ基準電位ＶＲＬに接
続される。また、４ビットのデータが「０００１」の場
合、即ち１０進数「１」の場合には、スイッチ回路Ｓ１
がハイ基準電位ＶＲＨに接続され、他のスイッチ回路Ｓ
２、Ｓ３、Ｓ４はロウ基準電位ＶＲＬに接続される。ま
た、４ビットのデータが「００１０」の場合、即ち１０
進数「２」の場合には、スイッチ回路Ｓ２がハイ基準電
位ＶＲＨに接続され、他のスイッチ回路Ｓ１、Ｓ３、Ｓ
４はロウ基準電位ＶＲＬに接続される。また、４ビット
のデータが「００１１」の場合、即ち１０進数「３」の
場合には、各スイッチ回路Ｓ１、Ｓ２がハイ基準電位Ｖ
ＲＨに接続され、他のスイッチ回路Ｓ３、Ｓ４はロウ基
準電位ＶＲＬに接続される。また、４ビットのデータが
「０１００」の場合、即ち１０進数「４」の場合には、
スイッチ回路Ｓ３がハイ基準電位ＶＲＨに接続され、他
のスイッチ回路Ｓ１、Ｓ２、Ｓ４はロウ基準電位ＶＲＬ
に接続される。また、４ビットのデータが「０１０１」
の場合、即ち１０進数「５」の場合には、各スイッチ回
路Ｓ１、Ｓ３がハイ基準電位ＶＲＨに接続され、他のス
イッチ回路Ｓ２、Ｓ４はロウ基準電位ＶＲＬに接続され
る。また、４ビットのデータが「０１１０」の場合、即
ち１０進数「６」の場合には、各スイッチ回路Ｓ２、Ｓ
３がハイ基準電位ＶＲＨに接続され、他のスイッチ回路
Ｓ１、Ｓ４はロウ基準電位ＶＲＬに接続される。また、
４ビットのデータが「０１１１」の場合、即ち１０進数
「７」の場合には、各スイッチ回路Ｓ１、Ｓ２、Ｓ３が
ハイ基準電位ＶＲＨに接続され、他のスイッチ回路Ｓ４
はロウ基準電位ＶＲＬに接続される。また、４ビットの
データが「１０００」の場合、即ち１０進数「８」の場
合には、スイッチ回路Ｓ４がハイ基準電位ＶＲＨに接続
され、他のスイッチ回路Ｓ１、Ｓ２、Ｓ３はロウ基準電
位ＶＲＬに接続される。また、４ビットのデータが「１
００１」の場合、即ち１０進数「９」の場合には、各ス
イッチ回路Ｓ１、Ｓ４がハイ基準電位ＶＲＨに接続さ
れ、他のスイッチ回路Ｓ２、Ｓ３はロウ基準電位ＶＲＬ
に接続される。また、４ビットのデータが「１０１０」
の場合、即ち１０進数「１０」の場合には、各スイッチ
回路Ｓ２、Ｓ４がハイ基準電位ＶＲＨに接続され、他の
スイッチ回路Ｓ１、Ｓ３はロウ基準電位ＶＲＬに接続さ
れる。また、４ビットのデータが「１０１１」の場合、
即ち１０進数「１１」の場合には、各スイッチ回路Ｓ
１、Ｓ２、Ｓ４がハイ基準電位ＶＲＨに接続され、他の
スイッチ回路Ｓ３はロウ基準電位ＶＲＬに接続される。
また、４ビットのデータが「１１００」の場合、即ち１
０進数「１２」の場合には、各スイッチ回路Ｓ３、Ｓ４
がハイ基準電位ＶＲＨに接続され、他のスイッチ回路Ｓ
１、Ｓ２はロウ基準電位ＶＲＬに接続される。また、４
ビットのデータが「１１０１」の場合、即ち１０進数
「１３」の場合には、各スイッチ回路Ｓ１、Ｓ３、Ｓ４
がハイ基準電位ＶＲＨに接続され、他のスイッチ回路Ｓ
２はロウ基準電位ＶＲＬに接続される。また、４ビット
のデータが「１１１０」の場合、即ち１０進数「１４」
の場合には、各スイッチ回路Ｓ２、Ｓ３、Ｓ４がハイ基
準電位ＶＲＨに接続され、他のスイッチ回路Ｓ１はロウ
基準電位ＶＲＬに接続される。更に、４ビットのデータ
が「１１１１」の場合、即ち１０進数「１５」の場合に
は、各スイッチ回路Ｓ１、Ｓ２、Ｓ３、Ｓ４がハイ基準
電位ＶＲＨに接続される。

【００５５】続いて、各スイッチ回路Ｓ１、Ｓ２、Ｓ
３、Ｓ４がロウ基準電位ＶＲＬに接続される。これによ
り、各容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４のそれぞれに充
電された合計電荷が各容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４
に等電位で再分配される。また、この再分配後の各容量
素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の等電位が差動アンプ５の
非反転入力端子５Ａに出力される。

【００５６】例えば、４ビットのデータが「００００」
の場合、即ち１０進数「０」の場合には、差動アンプ５
の非反転入力端子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲ
Ｌの分圧電圧が出力される。また、４ビットのデータが
「０００１」の場合、即ち１０進数「１」の場合には、
差動アンプ５の非反転入力端子５Ａには、電圧Ｖ＝ロウ
基準電位ＶＲＬ＋（ハイ基準電位ＶＲＨ−ロウ基準電位
ＶＲＬ）÷１５×１の分圧電圧が出力される。また、４
ビットのデータが「００１０」の場合、即ち１０進数
「２」の場合には、差動アンプ５の非反転入力端子５Ａ
には、電圧Ｖ＝ロウ基準電位ＶＲＬ＋（ハイ基準電位Ｖ
ＲＨ−ロウ基準電位ＶＲＬ）÷１５×２の分圧電圧が出
力される。また、４ビットのデータが「００１１」の場
合、即ち１０進数「３」の場合には、差動アンプ５の非
反転入力端子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲＬ＋
（ハイ基準電位ＶＲＨ−ロウ基準電位ＶＲＬ）÷１５×
３の分圧電圧が出力される。また、４ビットのデータが
「０１００」の場合、即ち１０進数「４」の場合には、
差動アンプ５の非反転入力端子５Ａには、電圧Ｖ＝ロウ
基準電位ＶＲＬ＋（ハイ基準電位ＶＲＨ−ロウ基準電位
ＶＲＬ）÷１５×４の分圧電圧が出力される。また、４
ビットのデータが「０１０１」の場合、即ち１０進数
「５」の場合には、差動アンプ５の非反転入力端子５Ａ
には、電圧Ｖ＝ロウ基準電位ＶＲＬ＋（ハイ基準電位Ｖ
ＲＨ−ロウ基準電位ＶＲＬ）÷１５×５の分圧電圧が出
力される。また、４ビットのデータが「０１１０」の場
合、即ち１０進数「６」の場合には、差動アンプ５の非
反転入力端子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲＬ＋
（ハイ基準電位ＶＲＨ−ロウ基準電位ＶＲＬ）÷１５×
６の分圧電圧が出力される。また、４ビットのデータが
「０１１１」の場合、即ち１０進数「７」の場合には、
差動アンプ５の非反転入力端子５Ａには、電圧Ｖ＝ロウ
基準電位ＶＲＬ＋（ハイ基準電位ＶＲＨ−ロウ基準電位
ＶＲＬ）÷１５×７の分圧電圧が出力される。また、４
ビットのデータが「１０００」の場合、即ち１０進数
「８」の場合には、差動アンプ５の非反転入力端子５Ａ
には、電圧Ｖ＝ロウ基準電位ＶＲＬ＋（ハイ基準電位Ｖ
ＲＨ−ロウ基準電位ＶＲＬ）÷１５×８の分圧電圧が出
力される。また、４ビットのデータが「１００１」の場
合、即ち１０進数「９」の場合には、差動アンプ５の非
反転入力端子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲＬ＋
（ハイ基準電位ＶＲＨ−ロウ基準電位ＶＲＬ）÷１５×
９の分圧電圧が出力される。また、４ビットのデータが
「１０１０」の場合、即ち１０進数「１０」の場合に
は、差動アンプ５の非反転入力端子５Ａには、電圧Ｖ＝
ロウ基準電位ＶＲＬ＋（ハイ基準電位ＶＲＨ−ロウ基準
電位ＶＲＬ）÷１５×１０の分圧電圧が出力される。ま
た、４ビットのデータが「１０１１」の場合、即ち１０
進数「１１」の場合には、差動アンプ５の非反転入力端
子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲＬ＋（ハイ基準
電位ＶＲＨ−ロウ基準電位ＶＲＬ）÷１５×１１の分圧
電圧が出力される。また、４ビットのデータが「１１０
０」の場合、即ち１０進数「１２」の場合には、差動ア
ンプ５の非反転入力端子５Ａには、電圧Ｖ＝ロウ基準電
位ＶＲＬ＋（ハイ基準電位ＶＲＨ−ロウ基準電位ＶＲ
Ｌ）÷１５×１２の分圧電圧が出力される。また、４ビ
ットのデータが「１１０１」の場合、即ち１０進数「１
３」の場合には、差動アンプ５の非反転入力端子５Ａに
は、電圧Ｖ＝ロウ基準電位ＶＲＬ＋（ハイ基準電位ＶＲ
Ｈ−ロウ基準電位ＶＲＬ）÷１５×１３の分圧電圧が出
力される。また、４ビットのデータが「１１１０」の場
合、即ち１０進数「１４」の場合には、差動アンプ５の
非反転入力端子５Ａには、電圧Ｖ＝ロウ基準電位ＶＲＬ
＋（ハイ基準電位ＶＲＨ−ロウ基準電位ＶＲＬ）÷１５
×１４の分圧電圧が出力される。更に、４ビットのデー
タが「１１１１」の場合、即ち１０進数「１５」の場合
には、差動アンプ５の非反転入力端子５Ａには、電圧Ｖ
＝ハイ基準電位ＶＲＨの分圧電圧が出力される。

【００５７】また、第２電圧シフト回路１７のリセット
スイッチＳＲ及び各スイッチ回路Ｓ１、Ｓ２、Ｓ３、Ｓ
４も、第１電圧シフト回路１６のリセットスイッチＳＲ
及び各スイッチ回路Ｓ１、Ｓ２、Ｓ３、Ｓ４と同様に動
作する。これにより、入力される４ビットのデータＤ３
〜Ｄ０に対応して第２電圧シフト回路１７からロウ基準
電位ＶＲＬ〜ハイ基準電位ＶＲＨの分圧電圧が、差動ア
ンプ５の非反転入力端子５Ｂに出力される（図６参
照）。そして、差動アンプ５から各非反転入力端子５
Ａ、５Ｂに入力される各電圧シフト回路１６、１７の分
圧電圧の平均電圧が第１実施形態と同様にアナログ信号
として出力端子１８を介して出力される。

【００５８】ここで、第１電圧シフト回路１６と第２電
圧シフト回路１７とは、分圧電圧発生手段を構成する。
また、各スイッチ回路Ｓ１〜Ｓ４、Ｓ１〜Ｓ４は、分圧
電圧選択手段として機能する。また、差動アンプ５は、
電圧出力手段及び差動増幅回路として機能する。また、
各ＮチャンネルＭＯＳトランジスタＴＲ３、ＴＲ５と、
各ＮチャンネルＭＯＳトランジスタＴＲ４、ＴＲ６は、
それぞれ差動増幅対を構成する。また、各Ｎチャンネル
ＭＯＳトランジスタＴＲ３、ＴＲ５と、各Ｎチャンネル
ＭＯＳトランジスタＴＲ４、ＴＲ６は、それぞれ差動対
を構成する。

【００５９】以上詳細に説明した通り第２実施形態に係
るＤ／Ａ変換装置１５では、各スイッチ回路Ｓ１、Ｓ
２、Ｓ３、Ｓ４は、起動時には、一端側を並列接続され
る各容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の他端側をロウ基
準電位ＶＲＬに接続している。また、リセットスイッチ
ＳＲは、起動時には、ＯＦＦ駆動されている。そして、
初期化動作において、リセットスイッチＳＲがＯＮ駆動
されて、各容量素子Ｃ１、Ｃ２、Ｃ３、Ｃ４はロウ基準
電位ＶＲＬに放電される。次に、各スイッチ回路Ｓ１〜
Ｓ４は、対応する４ビットの各ビットデータが１の場合
には、該当するスイッチがハイ基準電位ＶＲＨに接続さ
れて、充電される。次に、各スイッチ回路Ｓ１〜Ｓ４を
ロウ基準電位ＶＲＬに接続して、各容量素子Ｃ１〜Ｃ４
の合計電荷を各容量素子Ｃ１〜Ｃ４に等電位で再分配さ
せる。また、この各電圧シフト回路１６、１７のこの等
電位を差動アンプ５の各非反転入力端子５Ａ、５Ｂに入
力し、各電圧シフト回路１６、１７の平均電圧がアナロ
グ信号として出力端子１８から出力される。

【００６０】従って、各電圧シフト回路１６、１７の各
容量素子Ｃ１〜Ｃ４の合計電荷が各容量素子Ｃ１〜Ｃ４
に等電位で再分配された後の各電圧シフト回路１６、１
７の該等電位が差動アンプ５の各非反転入力端子５Ａ、
５Ｂに入力されるため、半導体チップ上に形成される各
容量素子Ｃ１〜Ｃ４のバラツキによって分圧電圧の誤差
が発生しても、個々の分圧電圧の誤差を平均化すること
ができ、アナログ信号の出力電圧の高精度化を図ること
ができる。また、差動アンプ５を構成する各トランジス
タＴＲ１〜ＴＲ６は、同一の特性を持つように形成され
るため、該差動アンプ５に入力される２個の分圧電圧の
平均値がアナログ信号の出力電圧となり、各分圧電圧の
誤差を平均化させることができて、アナログ信号の出力
電圧の高精度化を図ることができる。更に、差動アンプ
５を構成する各トランジスタＴＲ１〜ＴＲ７は、ＭＯＳ
トランジスタによって構成されるため、製造バラツキ等
の影響を受けることなく精度の高い差動増幅回路を実現
することができる。

【００６１】尚、本発明は前記実施形態に限定されるこ
とはなく、本発明の要旨を逸脱しない範囲内で種々の改
良、変形が可能であることは勿論である。例えば、以下
のようにしてもよい。 （ａ）前記第１実施形態では、各抵抗Ｒ０の両端の電圧
が電圧選択回路３によって選択されているが、図７に示
すように２個の直列接続される抵抗Ｒ０、Ｒ０両端の電
圧や、図８に示すように３個の直列接続される抵抗Ｒ
０、Ｒ０、Ｒ０の両端の電圧を選択して差動アンプ５の
各非反転入力端子５Ａ、５Ｂに入力する構成にしてもよ
い。また、４個以上の直列接続される抵抗の両端の電圧
を選択して差動アンプ５の各非反転入力端子５Ａ、５Ｂ
に入力する構成にしてもよい。図７は第１実施形態に係
るＤ／Ａ変換装置１の電圧選択回路３の各スイッチＳ０
Ａ〜Ｓ２５５Ａ、Ｓ０Ｂ〜Ｓ２５５Ｂのデコーダ４から
の制御信号による動作の他の例を示すスイッチ動作表２
１である。図８は第１実施形態に係るＤ／Ａ変換装置１
の電圧選択回路３の各スイッチＳ０Ａ〜Ｓ２５５Ａ、Ｓ
０Ｂ〜Ｓ２５５Ｂのデコーダ４からの制御信号による動
作の他の例を示すスイッチ動作表２２である。これによ
り、半導体チップ上に形成される各抵抗Ｒ０のバラツキ
によって分圧電圧の誤差が発生しても、個々の分圧電圧
の誤差を平均化することができ、アナログ信号の出力電
圧の更なる高精度化を図ることができる。

【００６２】（ｂ）前記第１実施形態では、電圧生成回
路２は、１個のラダー抵抗から構成されているが、２個
のラダー抵抗を形成し、各ラダー抵抗の一方に各スイッ
チ群３Ａ、３Ｂのいずれか一方を接続する構成にしても
よい。これにより、各抵抗Ｒ０間の相対精度の影響を小
さくすることができる。

【００６３】（ｃ）前記第１実施形態では、電圧生成回
路２の２箇所の分圧電圧を差動アンプ５によって平均化
して出力しているが、３箇所以上の分圧電圧を平均化し
て出力する構成にしてもよい。これにより、アナログ信
号の出力電圧の高精度化を図ることができる。

【００６４】（ｄ）前記第２実施形態では、２個の各電
圧シフト回路１６、１７の各容量素子Ｃ１〜Ｃ４、Ｃ１
〜Ｃ４の等電位を差動アンプ５によって平均化して出力
しているが、３個以上の電圧シフト回路を形成して、各
容量素子の等電位の平均電圧を出力する構成にしてもよ
い。これにより、アナログ信号の出力電圧の高精度化を
図ることができる。

【００６５】（ｅ）前記第１及び第２実施形態では、差
動アンプ５を構成する各ＭＯＳトランジスタＴＲ１〜Ｔ
Ｒ６の特性をほぼ同一にして、一律に同一の重みづけを
付与したが、各トランジスタＴＲ１〜ＴＲ６の特性を異
ならせて、それぞれに所定の重みづけを付与してもよ
い。これにより、差動アンプ５から出力されるアナログ
信号の電圧を各非反転入力端子５Ａ、５Ｂに入力される
分圧電圧間の所望する比率の電圧に設定することができ
る。

【００６６】（ｆ）前記第２実施形態では、各電圧シフ
ト回路１６、１７に同一のハイ基準電位ＶＲＨを供給し
ているが、異なる電位のハイ基準電位ＶＲＨＡ、ＶＲＨ
Ｂを各電圧シフト回路１６、１７に供給するようにして
もよい。これにより、差動アンプ５から出力されるアナ
ログ信号の電圧を所望する電圧に設定することができ
る。

【００６７】（付記１） 基準電源の電圧を分圧した分
圧電圧を発生させる分圧電圧発生手段と、入力されるデ
ジタル信号をデコードした選択信号を出力する選択信号
出力手段と、前記選択信号に基づいて前記分圧電圧のう
ち複数の分圧電圧を選択して出力する分圧電圧選択手段
と、前記分圧電圧選択手段から出力される複数の分圧電
圧に基づいて所定電圧を出力する電圧出力手段とを備え
たことを特徴とするＤ／Ａ変換装置。 （付記２） 前記分圧電圧発生手段は、抵抗素子によっ
て分圧電圧を発生させることを特徴とする付記１に記載
のＤ／Ａ変換装置。 （付記３） 前記抵抗素子は、複数の抵抗から構成され
るラダー抵抗を含むことを特徴とする付記２に記載のＤ
／Ａ変換装置。 （付記４） 前記分圧電圧発生手段は、容量素子によっ
て分圧電圧を発生させることを特徴とする付記１に記載
のＤ／Ａ変換装置。 （付記５） 前記電圧出力手段は、前記複数の分圧電圧
を按分して前記所定電圧を発生させる按分手段を有する
ことを特徴とする付記１乃至付記４のいずれかに記載の
Ｄ／Ａ変換装置。 （付記６） 前記按分手段は、前記複数の分圧電圧が入
力される差動増幅回路を有し、前記差動増幅回路は、前
記所定電圧が帰還されることを特徴とする付記５に記載
のＤ／Ａ変換装置。 （付記７） 前記差動増幅回路は、複数の差動増幅対を
有し、前記差動増幅対は、所定の重みづけが付与されて
前記複数の分圧電圧を按分することを特徴とする付記６
に記載のＤ／Ａ変換装置。 （付記８） 前記所定の重みづけは、略同一割合とし
て、前記複数の分圧電圧を平均することを特徴とする付
記７に記載のＤ／Ａ変換装置。 （付記９） 入力されるデジタル信号に基づいて複数の
分圧電圧を発生させる分圧電圧発生手段と、前記複数の
分圧電圧が入力され、該複数の分圧電圧の平均値を出力
する電圧出力手段とを備えることを特徴とするＤ／Ａ変
換装置。 （付記１０） 前記電圧出力手段は、前記複数の分圧電
圧と所定電圧とが供給される複数の差動対を備えること
を特徴とする付記９に記載のＤ／Ａ変換装置。 （付記１１） 前記差動増幅対又は差動対は、ＭＯＳト
ランジスタによって構成されることを特徴とする付記
７、付記８又は付記１０のいずれかに記載のＤ／Ａ変換
装置。

【００６８】

【発明の効果】以上説明した通り本発明に係るＤ／Ａ変
換装置では、Ｄ／Ａ変換装置のデジタル信号に対応して
選択される複数の分圧電圧を平均化してアナログ信号の
出力電圧を発生させることにより、半導体チップ上に形
成される各素子のバラツキによって発生する各分圧電圧
の誤差を平均化させることができて、アナログ信号の出
力電圧の高精度化を図ることができるＤ／Ａ変換装置を
提供することができる。

【図面の簡単な説明】

【図１】従来のＤ／Ａ変換装置の一例を示す図である。

【図２】第１実施形態に係るＤ／Ａ変換装置の概略構成
を示す図である。

【図３】第１実施形態に係るＤ／Ａ変換装置の差動アン
プの回路構成を示す図である。

【図４】第１実施形態に係るＤ／Ａ変換装置の電圧選択
回路の各スイッチのデコーダからの制御信号による動作
の一例を示すスイッチ動作表である。

【図５】第２実施形態に係るＤ／Ａ変換装置の概略構成
を示す図である。

【図６】第２実施形態に係る第１電圧シフト回路の各ス
イッチ回路の動作及び該第１電圧シフト回路から出力さ
れる分圧電圧の一例を示す図である。

【図７】第１実施形態に係るＤ／Ａ変換装置の電圧選択
回路の各スイッチのデコーダからの制御信号による動作
の他の例を示すスイッチ動作表である。

【図８】第１実施形態に係るＤ／Ａ変換装置の電圧選択
回路の各スイッチのデコーダからの制御信号による動作
の他の例を示すスイッチ動作表である。

【符号の説明】

１、１５、１００ Ｄ／Ａ変換装置 ２、１０１ 電圧生成回路 ３、１０２ 電圧選択回路 ４、１０３ デコーダ ５ 差動アンプ ６、１８、１０５ 出力端子 １１、２１、２２ スイッチ動作表 １６ 第１電圧シフト回路 １７ 第２電圧シフト回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基準電源の電圧を分圧した分圧電圧を発
   生させる分圧電圧発生手段と、 入力されるデジタル信号をデコードした選択信号を出力
   する選択信号出力手段と、 前記選択信号に基づいて前記分圧電圧のうち複数の分圧
   電圧を選択して出力する分圧電圧選択手段と、 前記分圧電圧選択手段から出力される複数の分圧電圧に
   基づいて所定電圧を出力する電圧出力手段とを備えたこ
   とを特徴とするＤ／Ａ変換装置。
2. 【請求項２】 前記分圧電圧発生手段は、抵抗素子によ
   って分圧電圧を発生させることを特徴とする請求項１に
   記載のＤ／Ａ変換装置。
3. 【請求項３】 前記抵抗素子は、複数の抵抗から構成さ
   れるラダー抵抗を含むことを特徴とする請求項２に記載
   のＤ／Ａ変換装置。
4. 【請求項４】 前記分圧電圧発生手段は、容量素子によ
   って分圧電圧を発生させることを特徴とする請求項１に
   記載のＤ／Ａ変換装置。
5. 【請求項５】 前記電圧出力手段は、前記複数の分圧電
   圧を按分して前記所定電圧を発生させる按分手段を有す
   ることを特徴とする請求項１乃至請求項４のいずれかに
   記載のＤ／Ａ変換装置。
6. 【請求項６】 前記按分手段は、前記複数の分圧電圧が
   入力される差動増幅回路を有し、 前記差動増幅回路は、前記所定電圧が帰還されることを
   特徴とする請求項５に記載のＤ／Ａ変換装置。
7. 【請求項７】 前記差動増幅回路は、複数の差動増幅対
   を有し、 前記差動増幅対は、所定の重みづけが付与されて前記複
   数の分圧電圧を按分することを特徴とする請求項６に記
   載のＤ／Ａ変換装置。
8. 【請求項８】 前記所定の重みづけは、略同一割合とし
   て、前記複数の分圧電圧を平均することを特徴とする請
   求項７に記載のＤ／Ａ変換装置。
9. 【請求項９】 入力されるデジタル信号に基づいて複数
   の分圧電圧を発生させる分圧電圧発生手段と、 前記複数の分圧電圧が入力され、該複数の分圧電圧の平
   均値を出力する電圧出力手段とを備えることを特徴とす
   るＤ／Ａ変換装置。
10. 【請求項１０】 前記電圧出力手段は、前記複数の分圧
    電圧と所定電圧とが供給される複数の差動対を備えるこ
    とを特徴とする請求項９に記載のＤ／Ａ変換装置。