JP2002076895A - 電流セル型デジタル・アナログ変換器 - Google Patents
電流セル型デジタル・アナログ変換器Info
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- JP2002076895A JP2002076895A JP2000259783A JP2000259783A JP2002076895A JP 2002076895 A JP2002076895 A JP 2002076895A JP 2000259783 A JP2000259783 A JP 2000259783A JP 2000259783 A JP2000259783 A JP 2000259783A JP 2002076895 A JP2002076895 A JP 2002076895A
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Abstract
(57)【要約】
【課題】カレントミラー回路の出力側トランジスタに流
れる電流に重み付けを施し、さらにデータ入力信号によ
り重み付けされたトランジスタのＯＮ／ＯＦＦ動作を切
換ることにより、データ信号に応じたカレントミラー回
路の出力電流を得る電流セル型デジタル・アナログ変換
器を提供する。 【解決手段】第１のトランジスタを基準側とする複数の
トランジスタ（Ｍ３〜Ｍ６）で構成される第１のカレン
トミラー回路と、第１のカレントミラー回路の出力側ト
ランジスタＭ６を基準側とし、複数のトランジスタ（Ｍ
７〜Ｍ９）を出力側とする第２カレントミラー回路とか
らなる８ｂｉｔの電流セルＤＡＣと、ｎｂｉｔのデータ
入力端子と、トランジスタのＭ５〜Ｍ９のソースに接続
され、トランジスタのＭ５〜Ｍ９の動作をＯＮ／ＯＦＦ
するトランジスタのスイッチとで構成される。
れる電流に重み付けを施し、さらにデータ入力信号によ
り重み付けされたトランジスタのＯＮ／ＯＦＦ動作を切
換ることにより、データ信号に応じたカレントミラー回
路の出力電流を得る電流セル型デジタル・アナログ変換
器を提供する。 【解決手段】第１のトランジスタを基準側とする複数の
トランジスタ（Ｍ３〜Ｍ６）で構成される第１のカレン
トミラー回路と、第１のカレントミラー回路の出力側ト
ランジスタＭ６を基準側とし、複数のトランジスタ（Ｍ
７〜Ｍ９）を出力側とする第２カレントミラー回路とか
らなる８ｂｉｔの電流セルＤＡＣと、ｎｂｉｔのデータ
入力端子と、トランジスタのＭ５〜Ｍ９のソースに接続
され、トランジスタのＭ５〜Ｍ９の動作をＯＮ／ＯＦＦ
するトランジスタのスイッチとで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、電流セル型デジタ
ル・アナログ変換器に関し、特に、カレントミラー回路
の出力側トランジスタのチャネル長のサイズ比によりト
ランジスタに流れる電流に重み付けを施し、さらにデー
タ入力信号により重み付けされたトランジスタのＯＮ／
ＯＦＦ動作を切換ることにより、データ信号に応じたカ
レントミラー回路の出力電流を得る電流セル型デジタル
・アナログ変換器に関する。
ル・アナログ変換器に関し、特に、カレントミラー回路
の出力側トランジスタのチャネル長のサイズ比によりト
ランジスタに流れる電流に重み付けを施し、さらにデー
タ入力信号により重み付けされたトランジスタのＯＮ／
ＯＦＦ動作を切換ることにより、データ信号に応じたカ
レントミラー回路の出力電流を得る電流セル型デジタル
・アナログ変換器に関する。
【０００２】
【従来の技術】近年、多機能の１ｃｈｉｐ化が進む上
で、コスト削減のためチップサイズの縮小化が求められ
ており、その中でデジタル・アナログ変換器（以下、Ｄ
ＡＣと略記する）も例外ではなく、素子数削減、素子サ
イズの縮小化などが求められている。
で、コスト削減のためチップサイズの縮小化が求められ
ており、その中でデジタル・アナログ変換器（以下、Ｄ
ＡＣと略記する）も例外ではなく、素子数削減、素子サ
イズの縮小化などが求められている。
【０００３】ＤＡＣのうち素子数を削減した電流セルＤ
ＡＣの一例として、図１１に示すような回路構成のもの
が衆知である。
ＡＣの一例として、図１１に示すような回路構成のもの
が衆知である。
【０００４】図１１に素子数削減を施した、電流セルＤ
ＡＣの従来例を示す。また、図１２および図１３に従来
例の出力応答特性を示す。ここで図１２は、図１１に示
す従来例の電流セル型デジタル・アナログ変換器の８ｂ
ｉｔの電流セルＤＡＣ１１０２の入力電流が、微少電流
にてＯＦＦ→ＯＮ→ＯＦＦとなった場合の電流セルＤＡ
Ｃの出力応答特性である。
ＡＣの従来例を示す。また、図１２および図１３に従来
例の出力応答特性を示す。ここで図１２は、図１１に示
す従来例の電流セル型デジタル・アナログ変換器の８ｂ
ｉｔの電流セルＤＡＣ１１０２の入力電流が、微少電流
にてＯＦＦ→ＯＮ→ＯＦＦとなった場合の電流セルＤＡ
Ｃの出力応答特性である。
【０００５】図１３は、図１１に示す従来例の電流セル
型デジタル・アナログ変換器図の８ｂｉｔの電流セルＤ
ＡＣ１１０２に電流が入力された状態にて、８ｂｉｔの
データ入力を全て同時にＬｏ→Ｈｉ→Ｌｏ（トランジス
タＭ１０８，Ｍ１０９，Ｍ１０１０が同時にＯＦＦ→Ｏ
Ｎ→ＯＦＦ）に変化した場合の電流セルＤＡＣの出力応
答特性である。
型デジタル・アナログ変換器図の８ｂｉｔの電流セルＤ
ＡＣ１１０２に電流が入力された状態にて、８ｂｉｔの
データ入力を全て同時にＬｏ→Ｈｉ→Ｌｏ（トランジス
タＭ１０８，Ｍ１０９，Ｍ１０１０が同時にＯＦＦ→Ｏ
Ｎ→ＯＦＦ）に変化した場合の電流セルＤＡＣの出力応
答特性である。
【０００６】図１１を参照すると、この従来技術のＤＡ
Ｃは、従来技術のＤＡＣの電流源１１０３の電流Ｉｉｎ
が８ｂｉｔの電流セルＤＡＣ１１０２に入力され、電流
セルＤＡＣ１１０２の出力電流が、Ｐｃｈトランジスタ
Ｍ１０１とＭ１０２で構成されるカレントミラー回路の
基準側（Ｍ１０１）に入力される構成で、カレントミラ
ー回路の出力電流と電流源１１０５の電流Ｉｒｅｆとの
差分電流Ｉｏｕｔが、ｏｐａｍｐ１１０７および抵抗Ｒ
１および電圧源１１０６で構成される電流−電圧変換回
路に入力され、変換された電圧信号がＶｏｕｔ端子１１
０８より出力される構成である。
Ｃは、従来技術のＤＡＣの電流源１１０３の電流Ｉｉｎ
が８ｂｉｔの電流セルＤＡＣ１１０２に入力され、電流
セルＤＡＣ１１０２の出力電流が、Ｐｃｈトランジスタ
Ｍ１０１とＭ１０２で構成されるカレントミラー回路の
基準側（Ｍ１０１）に入力される構成で、カレントミラ
ー回路の出力電流と電流源１１０５の電流Ｉｒｅｆとの
差分電流Ｉｏｕｔが、ｏｐａｍｐ１１０７および抵抗Ｒ
１および電圧源１１０６で構成される電流−電圧変換回
路に入力され、変換された電圧信号がＶｏｕｔ端子１１
０８より出力される構成である。
【０００７】ここで、電流源１１０５の電流量Ｉｒｅｆ
は、８ｂｉｔの入力データがＤ（７：０）＝２５５の時
にＰｃｈカレントミラー回路のトランジスタＭ１０２に
流れる電流の半分となるよう設定され、Ｄ（７：０）＝
０〜２５５に変化した場合、電圧源１１０５の電圧Ｖｒ
ｅｆに対し上側および下側に（Ｉｏｕｔ×抵抗Ｒ１）の
信号振幅が得られる。
は、８ｂｉｔの入力データがＤ（７：０）＝２５５の時
にＰｃｈカレントミラー回路のトランジスタＭ１０２に
流れる電流の半分となるよう設定され、Ｄ（７：０）＝
０〜２５５に変化した場合、電圧源１１０５の電圧Ｖｒ
ｅｆに対し上側および下側に（Ｉｏｕｔ×抵抗Ｒ１）の
信号振幅が得られる。
【０００８】８ｂｉｔの電流セルＤＡＣは、Ｎｃｈトラ
ンジスタ（Ｍ１０３〜Ｍ１０６）およびＮｃｈトランジ
スタ（Ｍ１０７〜Ｍ１０１０）およびデータ入力端子で
構成される。ＮｃｈトランジスタＭ３１０〜Ｍ１０６は
Ｍ１０３を基準側とするカレントミラー回路１１０１を
構成し、各々トランジスタ比がＭ１０３：Ｍ１０４：Ｍ
１０５：〜：Ｍ１０６＝４：１：２：〜：１２８とする
ことにより、各々出力側の電流に重み付けがなされてい
る。
ンジスタ（Ｍ１０３〜Ｍ１０６）およびＮｃｈトランジ
スタ（Ｍ１０７〜Ｍ１０１０）およびデータ入力端子で
構成される。ＮｃｈトランジスタＭ３１０〜Ｍ１０６は
Ｍ１０３を基準側とするカレントミラー回路１１０１を
構成し、各々トランジスタ比がＭ１０３：Ｍ１０４：Ｍ
１０５：〜：Ｍ１０６＝４：１：２：〜：１２８とする
ことにより、各々出力側の電流に重み付けがなされてい
る。
【０００９】また、８ｂｉｔのデータ入力端子より入力
された信号Ｄ（７：０）によりＯＮ／ＯＦＦ動作するＮ
ｃｈトランジスタ（Ｍ１０８〜Ｍ１０１０）のドレイン
は、重み付けされたカレントミラー回路１１０１の出力
側Ｎｃｈトランジスタの各々のソース側と接続され、Ｎ
ｃｈトランジスタ（Ｍ１０８〜Ｍ１０１０）のソースは
ＧＮＤに接続される。
された信号Ｄ（７：０）によりＯＮ／ＯＦＦ動作するＮ
ｃｈトランジスタ（Ｍ１０８〜Ｍ１０１０）のドレイン
は、重み付けされたカレントミラー回路１１０１の出力
側Ｎｃｈトランジスタの各々のソース側と接続され、Ｎ
ｃｈトランジスタ（Ｍ１０８〜Ｍ１０１０）のソースは
ＧＮＤに接続される。
【００１０】また、ＮｃｈトランジスタＭ１０７および
Ｍ１０８〜Ｍ１０１０の各々のトランジスタ比は、ＯＮ
抵抗の影響による重み付けされたカレントミラー回路１
１０１の出力電流比のバラツキの影響を無くすよう、Ｍ
１０７：Ｍ１０８：Ｍ１０９：〜：Ｍ１０１０＝４：
１：２：〜：１２８としている。
Ｍ１０８〜Ｍ１０１０の各々のトランジスタ比は、ＯＮ
抵抗の影響による重み付けされたカレントミラー回路１
１０１の出力電流比のバラツキの影響を無くすよう、Ｍ
１０７：Ｍ１０８：Ｍ１０９：〜：Ｍ１０１０＝４：
１：２：〜：１２８としている。
【００１１】上述の様な構成でデジタル・アナログ変換
がなされる。
がなされる。
【００１２】
【発明が解決しようとする課題】しかしながら、電流セ
ルＤＡＣが動作する際に重み付けされた複数個（従来例
では２５９個）のＮｃｈトランジスタのゲート容量をチ
ャージする電流が電流セルＤＡＣの入力電流により行わ
れる為、ゲート電圧の上昇するまでに時間を要し、出力
応答が遅くなってしまうという問題点があった。
ルＤＡＣが動作する際に重み付けされた複数個（従来例
では２５９個）のＮｃｈトランジスタのゲート容量をチ
ャージする電流が電流セルＤＡＣの入力電流により行わ
れる為、ゲート電圧の上昇するまでに時間を要し、出力
応答が遅くなってしまうという問題点があった。
【００１３】この従来例での電流セルＤＡＣの入力電流
対出力電流の特性を図１２に示す。さらに、図１３に、
従来例での電流セルＤＡＣのデータ入力電圧対出力電流
の特性を示す。この場合、電流セルＤＡＣの入力は固定
されているが、データ入力電圧がＬｏ→Ｈｉに変化した
際、ＮｃｈトランジスタＭ１０８〜Ｍ１０１０がＯＦＦ
→ＯＮ状態となるとＮｃｈトランジスタＭ１０３〜Ｍ１
０６で構成されるＮｃｈカレントミラー回路のゲート電
圧が一瞬下がり、定常動作状態の電圧に戻るまでゲート
容量をチャージする時間を要し、出力応答が遅くなって
しまうという問題点があった。
対出力電流の特性を図１２に示す。さらに、図１３に、
従来例での電流セルＤＡＣのデータ入力電圧対出力電流
の特性を示す。この場合、電流セルＤＡＣの入力は固定
されているが、データ入力電圧がＬｏ→Ｈｉに変化した
際、ＮｃｈトランジスタＭ１０８〜Ｍ１０１０がＯＦＦ
→ＯＮ状態となるとＮｃｈトランジスタＭ１０３〜Ｍ１
０６で構成されるＮｃｈカレントミラー回路のゲート電
圧が一瞬下がり、定常動作状態の電圧に戻るまでゲート
容量をチャージする時間を要し、出力応答が遅くなって
しまうという問題点があった。
【００１４】したがって、上記問題に鑑み本発明の目的
は、これらの問題を解消した電流セル型デジタル・アナ
ログ変換器を提供することにある。
は、これらの問題を解消した電流セル型デジタル・アナ
ログ変換器を提供することにある。
【００１５】本発明回路により、電流セルＤＡＣへの入
力電流が変化した場合、または、データ入力が変化した
場合などに生じる、重み付けされたカレントミラー回路
のゲート電圧の変動に対し、カレントミラー回路の複数
個のゲート容量へのチャージ電流を電流セルＤＡＣの入
力電流ではなく、電源から直接供給する為、チャージ時
間が短くなりゲート電圧が早く安定することにより、電
流セルＤＡＣへの入力電流が変化した場合、或いはデー
タ入力の変化した場合の電流セルＤＡＣの出力応答が高
速化される回路が提供できる。
力電流が変化した場合、または、データ入力が変化した
場合などに生じる、重み付けされたカレントミラー回路
のゲート電圧の変動に対し、カレントミラー回路の複数
個のゲート容量へのチャージ電流を電流セルＤＡＣの入
力電流ではなく、電源から直接供給する為、チャージ時
間が短くなりゲート電圧が早く安定することにより、電
流セルＤＡＣへの入力電流が変化した場合、或いはデー
タ入力の変化した場合の電流セルＤＡＣの出力応答が高
速化される回路が提供できる。
【００１６】
【課題を解決するための手段】本発明の電流セル型デジ
タル・アナログ変換器は、基準入力電流を受ける第１の
トランジスタ（Ｍ３）と、前記第１のトランジスタ（Ｍ
３）を基準側トランジスタとし前記第１のトランジスタ
（Ｍ３）のミラー動作をする第２のトランジスタ（Ｍ
４）と、前記第１のトランジスタ（Ｍ３）の電流を受け
る前記第１のトランジスタ（Ｍ３）と同一特性の第３の
トランジスタ（Ｍ５）と、前記第２のトランジスタ（Ｍ
３）の電流を受け、その出力電流を出力する第４のトラ
ンジスタ（Ｍ６）とで構成される第１のカレントミラー
回路と、前記第４のトランジスタ（Ｍ６）を基準側のト
ランジスタとし、複数のトランジスタ（Ｍ７〜Ｍ９）を
出力側とする第２のカレントミラー回路と、ｎ（ｎは、
正の整数）ビットのデータ入力を受ける入力端子と、前
記複数のトランジスタ（Ｍ７〜Ｍ９）のソースに接続さ
れ、前記複数のトランジスタ（Ｍ７〜Ｍ９）のＯＮ／Ｏ
ＦＦを制御する複数のスイッチトランジスタ（Ｍ１２〜
Ｍ１４）とで構成される。
タル・アナログ変換器は、基準入力電流を受ける第１の
トランジスタ（Ｍ３）と、前記第１のトランジスタ（Ｍ
３）を基準側トランジスタとし前記第１のトランジスタ
（Ｍ３）のミラー動作をする第２のトランジスタ（Ｍ
４）と、前記第１のトランジスタ（Ｍ３）の電流を受け
る前記第１のトランジスタ（Ｍ３）と同一特性の第３の
トランジスタ（Ｍ５）と、前記第２のトランジスタ（Ｍ
３）の電流を受け、その出力電流を出力する第４のトラ
ンジスタ（Ｍ６）とで構成される第１のカレントミラー
回路と、前記第４のトランジスタ（Ｍ６）を基準側のト
ランジスタとし、複数のトランジスタ（Ｍ７〜Ｍ９）を
出力側とする第２のカレントミラー回路と、ｎ（ｎは、
正の整数）ビットのデータ入力を受ける入力端子と、前
記複数のトランジスタ（Ｍ７〜Ｍ９）のソースに接続さ
れ、前記複数のトランジスタ（Ｍ７〜Ｍ９）のＯＮ／Ｏ
ＦＦを制御する複数のスイッチトランジスタ（Ｍ１２〜
Ｍ１４）とで構成される。
【００１７】また、本発明の電流セル型デジタル・アナ
ログ変換器の前記複数のトランジスタ（Ｍ３〜Ｍ６）
は、Ｎｃｈトランジスタで構成される。
ログ変換器の前記複数のトランジスタ（Ｍ３〜Ｍ６）
は、Ｎｃｈトランジスタで構成される。
【００１８】さらに、本発明の電流セル型デジタル・ア
ナログ変換器の前記複数のトランジスタ（Ｍ７〜Ｍ９）
は、Ｎｃｈトランジスタで構成することもできる。
ナログ変換器の前記複数のトランジスタ（Ｍ７〜Ｍ９）
は、Ｎｃｈトランジスタで構成することもできる。
【００１９】さらにまた、本発明の電流セル型デジタル
・アナログ変換器の前記第１のカレントミラー回路は、
ウィルソン型カレントミラー回路であり、本発明の電流
セル型デジタル・アナログ変換器の前記第２のカレント
ミラー回路は、ウィルソン型カレントミラー回路の構成
とすることもできる。
・アナログ変換器の前記第１のカレントミラー回路は、
ウィルソン型カレントミラー回路であり、本発明の電流
セル型デジタル・アナログ変換器の前記第２のカレント
ミラー回路は、ウィルソン型カレントミラー回路の構成
とすることもできる。
【００２０】さらに、本発明の電流セル型デジタル・ア
ナログ変換器は、前記第２のカレントミラー回路の出力
電流を受ける第５のトランジスタと、前記第５のトラン
ジスタのミラー動作する第６のトランジスタとで構成さ
れる第３のカレントミラー回路を具備する構成とするこ
ともでき、前記第３のカレントミラー回路の出力電流を
電圧変換する電流／電圧変換手段を備する構成とするこ
ともできる。
ナログ変換器は、前記第２のカレントミラー回路の出力
電流を受ける第５のトランジスタと、前記第５のトラン
ジスタのミラー動作する第６のトランジスタとで構成さ
れる第３のカレントミラー回路を具備する構成とするこ
ともでき、前記第３のカレントミラー回路の出力電流を
電圧変換する電流／電圧変換手段を備する構成とするこ
ともできる。
【００２１】さらに、本発明の電流セル型デジタル・ア
ナログ変換器の前記第１のカレントミラー回路の前記第
３のトランジスタ（Ｍ５）をドレインとゲートを接続し
た第７のトランジスタに置き換えて構成することもで
き、前記第１のカレントミラー回路の前記第３のトラン
ジスタ（Ｍ５）をドレインとゲートを接続した第８のト
ランジスタに置き換え、前記第８のトランジスタのゲー
トを前記第１のトランジスタ（Ｍ３）のドレインに接続
した構成もでき、前記第１のカレントミラー回路の前記
第２のトランジスタ（Ｍ４）と電源の間にダイオードを
接続した構成とすることもできる。
ナログ変換器の前記第１のカレントミラー回路の前記第
３のトランジスタ（Ｍ５）をドレインとゲートを接続し
た第７のトランジスタに置き換えて構成することもで
き、前記第１のカレントミラー回路の前記第３のトラン
ジスタ（Ｍ５）をドレインとゲートを接続した第８のト
ランジスタに置き換え、前記第８のトランジスタのゲー
トを前記第１のトランジスタ（Ｍ３）のドレインに接続
した構成もでき、前記第１のカレントミラー回路の前記
第２のトランジスタ（Ｍ４）と電源の間にダイオードを
接続した構成とすることもできる。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００２３】本発明の第１の実施の形態の電流セル型デ
ジタル・アナログ変換器を図１に示す。
ジタル・アナログ変換器を図１に示す。
【００２４】図１を参照すると、本発明の第１の実施の
形態の電流セル型デジタル・アナログ変換器は、電流源
１０３の電流Ｉｉｎが８ｂｉｔの電流セルＤＡＣ１０２
に入力され、電流セルＤＡＣ１０２の出力電流は、Ｐｃ
ｈトランジスタＭ１とＰｃｈトランジスタＭ２とで構成
される第３のカレントミラー回路１０１−３の基準側に
入力される。
形態の電流セル型デジタル・アナログ変換器は、電流源
１０３の電流Ｉｉｎが８ｂｉｔの電流セルＤＡＣ１０２
に入力され、電流セルＤＡＣ１０２の出力電流は、Ｐｃ
ｈトランジスタＭ１とＰｃｈトランジスタＭ２とで構成
される第３のカレントミラー回路１０１−３の基準側に
入力される。
【００２５】そして、第３のカレントミラー回路１０１
−３の出力電流と電流源１０５との差分電流Ｉｏｕｔ
が、ｏｐａｍｐ１０７および抵抗Ｒ１および電圧源１０
６構成される電流−電圧変換回路に入力され、変換され
た電圧信号Ｖｏｕｔが端子１０８より出力される構成で
ある。
−３の出力電流と電流源１０５との差分電流Ｉｏｕｔ
が、ｏｐａｍｐ１０７および抵抗Ｒ１および電圧源１０
６構成される電流−電圧変換回路に入力され、変換され
た電圧信号Ｖｏｕｔが端子１０８より出力される構成で
ある。
【００２６】そして、本発明の第１の実施の形態の電流
セル型デジタル・アナログ変換器では、電流源１０５の
電流量Ｉｒｅｆは、８ｂｉｔの入力データＤ（７：０）
がＤ（７：０）＝２５５の時に、第３のカレントミラー
回路１０１−３のトランジスタＭ２に流れる電流の半分
となるよう設定され、入力データＤ（７：０）が０〜２
５５に変化した場合、電圧源１０６の電圧Ｖｒｅｆに対
し、上側および下側に（Ｉｏｕｔ×抵抗Ｒ１）の信号振
幅が得られる。
セル型デジタル・アナログ変換器では、電流源１０５の
電流量Ｉｒｅｆは、８ｂｉｔの入力データＤ（７：０）
がＤ（７：０）＝２５５の時に、第３のカレントミラー
回路１０１−３のトランジスタＭ２に流れる電流の半分
となるよう設定され、入力データＤ（７：０）が０〜２
５５に変化した場合、電圧源１０６の電圧Ｖｒｅｆに対
し、上側および下側に（Ｉｏｕｔ×抵抗Ｒ１）の信号振
幅が得られる。
【００２７】さらに、図１に示す本発明の第１の実施の
形態のうち、８ｂｉｔの電流セルＤＡＣ１０２の構成に
ついて説明する。
形態のうち、８ｂｉｔの電流セルＤＡＣ１０２の構成に
ついて説明する。
【００２８】８ｂｉｔの電流セルＤＡＣ１０２は、Ｎｃ
ｈトランジスタＭ３を基準側とするＮｃｈトランジスタ
（Ｍ３〜Ｍ６）で構成されるウィルソン型の第１のカレ
ントミラー回路１０１−１と、第１のカレントミラー回
路１０１−１の出力側トランジスタＭ６を基準側とし、
Ｎｃｈトランジスタ（Ｍ７〜Ｍ９）を出力側とする第２
のカレントミラー回路１０１−２と、８ｂｉｔのデータ
入力端子と、トランジスタ（Ｍ５〜Ｍ９）のソースに接
続されトランジスタ（Ｍ５〜Ｍ９）の動作をＯＮ／ＯＦ
ＦするＮｃｈトランジスタ（Ｍ１０〜Ｍ１４）のスイッ
チで構成される。
ｈトランジスタＭ３を基準側とするＮｃｈトランジスタ
（Ｍ３〜Ｍ６）で構成されるウィルソン型の第１のカレ
ントミラー回路１０１−１と、第１のカレントミラー回
路１０１−１の出力側トランジスタＭ６を基準側とし、
Ｎｃｈトランジスタ（Ｍ７〜Ｍ９）を出力側とする第２
のカレントミラー回路１０１−２と、８ｂｉｔのデータ
入力端子と、トランジスタ（Ｍ５〜Ｍ９）のソースに接
続されトランジスタ（Ｍ５〜Ｍ９）の動作をＯＮ／ＯＦ
ＦするＮｃｈトランジスタ（Ｍ１０〜Ｍ１４）のスイッ
チで構成される。
【００２９】ここで、第２のカレントミラー回路１０１
−２の出力側Ｎｃｈトランジスタおよびスイッチについ
て、実際は８ｂｉｔ分のＮｃｈトランジスタがあるが、
図では（Ｍ７〜Ｍ９）の３ｂｉｔ分で記載している。
−２の出力側Ｎｃｈトランジスタおよびスイッチについ
て、実際は８ｂｉｔ分のＮｃｈトランジスタがあるが、
図では（Ｍ７〜Ｍ９）の３ｂｉｔ分で記載している。
【００３０】ウィルソン型の第１のカレントミラー回路
１０１−１を構成するトランジスタ（Ｍ３〜Ｍ６）のト
ランジスタ比は同じに設定され、第２のカレントミラー
回路１０１−２を構成するトランジスタＭ６およびトラ
ンジスタ（Ｍ７〜Ｍ９）は、それぞれそのトランジスタ
比がＭ６：Ｍ７：Ｍ８：〜：Ｍ９＝４：１：２：〜：１
２８とすることにより、それぞれ、出力電流に重み付け
がなされている。
１０１−１を構成するトランジスタ（Ｍ３〜Ｍ６）のト
ランジスタ比は同じに設定され、第２のカレントミラー
回路１０１−２を構成するトランジスタＭ６およびトラ
ンジスタ（Ｍ７〜Ｍ９）は、それぞれそのトランジスタ
比がＭ６：Ｍ７：Ｍ８：〜：Ｍ９＝４：１：２：〜：１
２８とすることにより、それぞれ、出力電流に重み付け
がなされている。
【００３１】また、ソースがＧＮＤに接続され、ゲート
が電源に接続されたトランジスタＭ１０およびトランジ
スタＭ１１と、ソースがＧＮＤに接続され、ゲートが８
ｂｉｔのデータ入力端子に接続されたトランジスタ（Ｍ
１２〜Ｍ１４）のそれぞれのトランジスタ比は、ＯＮ状
態の時のＯＮ抵抗の影響による第２のカレントミラー回
路１０１−２の出力側の電流比のバラツキの影響を無く
すよう、Ｍ１０：Ｍ１１：Ｍ１２：：Ｍ１３：〜：Ｍ１
４＝４：４：１：２：〜：１２８としている。
が電源に接続されたトランジスタＭ１０およびトランジ
スタＭ１１と、ソースがＧＮＤに接続され、ゲートが８
ｂｉｔのデータ入力端子に接続されたトランジスタ（Ｍ
１２〜Ｍ１４）のそれぞれのトランジスタ比は、ＯＮ状
態の時のＯＮ抵抗の影響による第２のカレントミラー回
路１０１−２の出力側の電流比のバラツキの影響を無く
すよう、Ｍ１０：Ｍ１１：Ｍ１２：：Ｍ１３：〜：Ｍ１
４＝４：４：１：２：〜：１２８としている。
【００３２】ここで、トランジスタＭ５とトランジスタ
Ｍ１０およびトランジスタＭ６とトランジスタＭ１１の
トランジスタ比について、実施の形態では４倍としてい
るが、特に、制限はなく電流セルＤＡＣの入出力電流値
より任意に設定される。
Ｍ１０およびトランジスタＭ６とトランジスタＭ１１の
トランジスタ比について、実施の形態では４倍としてい
るが、特に、制限はなく電流セルＤＡＣの入出力電流値
より任意に設定される。
【００３３】但し、トランジスタＭ５とトランジスタＭ
１０およびＭ６とＭ１１は同じ比率とする。
１０およびＭ６とＭ１１は同じ比率とする。
【００３４】次に、本発明の第１の実施の形態の電流セ
ル型デジタル・アナログ変換器の動作について説明す
る。
ル型デジタル・アナログ変換器の動作について説明す
る。
【００３５】本発明の第１の実施の形態の電流セル型デ
ジタル・アナログ変換器の８ｂｉｔの電流セルＤＡＣ１
０２に入力された電流源１０３の電流Ｉｉｎは、ウィル
ソン型の第１のカレントミラー回路１０１−１の基準側
トランジスタＭ３に入力され、トランジスタＭ３とミラ
ー構成でドレインが電源に接続されたトランジスタＭ４
に同じ電流が流れ、トランジスタＭ４のソースに接続さ
れたトランジスタＭ６にも同じ電流が流れる。
ジタル・アナログ変換器の８ｂｉｔの電流セルＤＡＣ１
０２に入力された電流源１０３の電流Ｉｉｎは、ウィル
ソン型の第１のカレントミラー回路１０１−１の基準側
トランジスタＭ３に入力され、トランジスタＭ３とミラ
ー構成でドレインが電源に接続されたトランジスタＭ４
に同じ電流が流れ、トランジスタＭ４のソースに接続さ
れたトランジスタＭ６にも同じ電流が流れる。
【００３６】さらに、トランジスタＭ６とミラー構成し
ドレインがトランジスタＭ３のソースに接続されたトラ
ンジスタＭ５にも同じ電流が流れるようループ制御さ
れ、トランジスタＭ３に流れる電流と同じ電流量がトラ
ンジスタＭ６に流れる。
ドレインがトランジスタＭ３のソースに接続されたトラ
ンジスタＭ５にも同じ電流が流れるようループ制御さ
れ、トランジスタＭ３に流れる電流と同じ電流量がトラ
ンジスタＭ６に流れる。
【００３７】また、トランジスタＭ６を基準側とする第
２のカレントミラー回路１０１−２の出力側のトランジ
スタ（Ｍ７〜Ｍ９）は、８ｂｉｔのデータ入力端子から
の信号がＨｉの時、トランジスタ（Ｍ１２〜Ｍ１４）が
ＯＮすることによって、予め任意に重み付けされた電流
（ｉ１〜ｉ８）が流れる。
２のカレントミラー回路１０１−２の出力側のトランジ
スタ（Ｍ７〜Ｍ９）は、８ｂｉｔのデータ入力端子から
の信号がＨｉの時、トランジスタ（Ｍ１２〜Ｍ１４）が
ＯＮすることによって、予め任意に重み付けされた電流
（ｉ１〜ｉ８）が流れる。
【００３８】例えば、データ入力Ｄ（７：０）が、Ｄ
（７：０）＝１の時は、トランジスタＭ１２のみＯＮと
なり電流セルＤＡＣ１０２の出力電流は、トランジスタ
Ｍ１２のオン電流ｉ１となる。
（７：０）＝１の時は、トランジスタＭ１２のみＯＮと
なり電流セルＤＡＣ１０２の出力電流は、トランジスタ
Ｍ１２のオン電流ｉ１となる。
【００３９】また、データ入力Ｄ（７：０）がＤ（７：
０）＝３の時は、トランジスタＭ１２およびトランジス
タＭ１３がＯＮとなり、電流セルＤＡＣ１０２の出力電
流はトランジスタＭ１２のオン電流ｉ１およびトランジ
スタＭ１３のオン電流ｉ２の和（ｉ１＋ｉ２）となり、
データ入力Ｄ（７：０）がＤ（７：０）＝２５５の時は
トランジスタ（Ｍ１２〜Ｍ１４）が全てＯＮとなり、電
流セルＤＡＣ１０２の出力電流はトランジスタ（Ｍ１２
〜Ｍ１４）の全ての和（ｉ１＋ｉ２＋…＋ｉ８）とな
る。
０）＝３の時は、トランジスタＭ１２およびトランジス
タＭ１３がＯＮとなり、電流セルＤＡＣ１０２の出力電
流はトランジスタＭ１２のオン電流ｉ１およびトランジ
スタＭ１３のオン電流ｉ２の和（ｉ１＋ｉ２）となり、
データ入力Ｄ（７：０）がＤ（７：０）＝２５５の時は
トランジスタ（Ｍ１２〜Ｍ１４）が全てＯＮとなり、電
流セルＤＡＣ１０２の出力電流はトランジスタ（Ｍ１２
〜Ｍ１４）の全ての和（ｉ１＋ｉ２＋…＋ｉ８）とな
る。
【００４０】８ｂｉｔのデータ入力端子からの信号に応
じた電流セルＤＡＣ１０２の出力電流は、第３のカレン
トミラー回路１０１−３の基準側トランジスタＭ１に入
力され、出力からミラー比に応じた電流がトランジスタ
Ｍ２より出力される。
じた電流セルＤＡＣ１０２の出力電流は、第３のカレン
トミラー回路１０１−３の基準側トランジスタＭ１に入
力され、出力からミラー比に応じた電流がトランジスタ
Ｍ２より出力される。
【００４１】トランジスタＭ２より出力された電流が、
任意に設定された電流源１０５の電流量Ｉｒｅｆより多
い場合は抵抗Ｒ１に流れ、Ｖｏｕｔの電圧は、（定電圧
源１０６の電圧Ｖｒｅｆ＋（トランジスタＭ２の電流−
電流源１０５の電流Ｉｒｅｆ−）×抵抗Ｒ１）となり、
逆にトランジスタＭ２の電流が少ない場合のＶｏｕｔの
電圧は、（定電圧源１０６の電圧Ｖｒｅｆ＋（電流源１
０５の電流Ｉｒｅｆ−トランジスタＭ２の電流）×抵抗
Ｒ１）となる。
任意に設定された電流源１０５の電流量Ｉｒｅｆより多
い場合は抵抗Ｒ１に流れ、Ｖｏｕｔの電圧は、（定電圧
源１０６の電圧Ｖｒｅｆ＋（トランジスタＭ２の電流−
電流源１０５の電流Ｉｒｅｆ−）×抵抗Ｒ１）となり、
逆にトランジスタＭ２の電流が少ない場合のＶｏｕｔの
電圧は、（定電圧源１０６の電圧Ｖｒｅｆ＋（電流源１
０５の電流Ｉｒｅｆ−トランジスタＭ２の電流）×抵抗
Ｒ１）となる。
【００４２】次に、本発明の第２の実施の形態の電流セ
ル型デジタル・アナログ変換器について説明する。
ル型デジタル・アナログ変換器について説明する。
【００４３】図４に、本発明の第２の実施の形態の電流
セル型デジタル・アナログ変換器のブロック図を示す。
また、図５および図６は、従来例と本発明の第２の実施
の形態の電流セル型デジタル・アナログ変換器の出力応
答特性を比較した図である。
セル型デジタル・アナログ変換器のブロック図を示す。
また、図５および図６は、従来例と本発明の第２の実施
の形態の電流セル型デジタル・アナログ変換器の出力応
答特性を比較した図である。
【００４４】図５は、先の図２の条件のものであり、図
６は先の図３の条件のものである。
６は先の図３の条件のものである。
【００４５】本発明の第２の実施の形態の電流セル型デ
ジタル・アナログ変換器は、図１に記載の本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器の
８ｂｉｔの電流セルＤＡＣのＭ３〜Ｍ６で構成されるウ
ィルソン型の第１のカレントミラー回路１０１−１につ
いて、トランジスタＭ５を、ドレインとゲートを共通接
続したトランジスタＭ４５に置き換えて、ウィルソン型
の第１のカレントミラー回路４０１−１を構成する以外
は、本発明の第１の実施の形態の電流セル型デジタル・
アナログ変換器と同一構成で、その構成要素には同一の
参照符号が付してある。
ジタル・アナログ変換器は、図１に記載の本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器の
８ｂｉｔの電流セルＤＡＣのＭ３〜Ｍ６で構成されるウ
ィルソン型の第１のカレントミラー回路１０１−１につ
いて、トランジスタＭ５を、ドレインとゲートを共通接
続したトランジスタＭ４５に置き換えて、ウィルソン型
の第１のカレントミラー回路４０１−１を構成する以外
は、本発明の第１の実施の形態の電流セル型デジタル・
アナログ変換器と同一構成で、その構成要素には同一の
参照符号が付してある。
【００４６】この実施の形態では、トランジスタＭ４５
のドレインとゲートをショートしているため、ループ制
御の感度が下がり、本発明の第１の実施の形態の電流セ
ル型デジタル・アナログ変換器のような電流セルＤＡＣ
の出力立ちあがり時のチャタリングが発生せず、さらに
従来例と比較しても立ちあがりの応答速度が速くなる
（図５のＣおよび図６のＣ）という効果を有する。
のドレインとゲートをショートしているため、ループ制
御の感度が下がり、本発明の第１の実施の形態の電流セ
ル型デジタル・アナログ変換器のような電流セルＤＡＣ
の出力立ちあがり時のチャタリングが発生せず、さらに
従来例と比較しても立ちあがりの応答速度が速くなる
（図５のＣおよび図６のＣ）という効果を有する。
【００４７】次に、本発明の第３の実施の形態の電流セ
ル型デジタル・アナログ変換器について説明する。
ル型デジタル・アナログ変換器について説明する。
【００４８】図７に、本発明の第３の実施の形態の電流
セル型デジタル・アナログ変換器のブロック図を示す。
また、図８および図９は従来例と本発明の第３の実施の
形態の電流セル型デジタル・アナログ変換器の出力応答
特性を比較した図である。
セル型デジタル・アナログ変換器のブロック図を示す。
また、図８および図９は従来例と本発明の第３の実施の
形態の電流セル型デジタル・アナログ変換器の出力応答
特性を比較した図である。
【００４９】図８は、先の図２の条件のものであり、図
９は先の図３の条件のものである。
９は先の図３の条件のものである。
【００５０】本発明の第３の実施の形態の電流セル型デ
ジタル・アナログ変換器は、図１に記載の本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器の
８ｂｉｔの電流セルＤＡＣ１０２のウィルソン型の第１
のカレントミラー回路１０１−１について、トランジス
タＭ５を、ゲート接続をトランジスタＭ６のゲートから
トランジスタＭ３のドレインに接続変更したトランジス
タＭ７５でに置き換えて、ウィルソン型の第１のカレン
トミラー回路７０１−１を構成する以外は、本発明の第
１の実施の形態の電流セル型デジタル・アナログ変換器
と同一構成で、その構成要素には同一の参照符号が付し
てある。
ジタル・アナログ変換器は、図１に記載の本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器の
８ｂｉｔの電流セルＤＡＣ１０２のウィルソン型の第１
のカレントミラー回路１０１−１について、トランジス
タＭ５を、ゲート接続をトランジスタＭ６のゲートから
トランジスタＭ３のドレインに接続変更したトランジス
タＭ７５でに置き換えて、ウィルソン型の第１のカレン
トミラー回路７０１−１を構成する以外は、本発明の第
１の実施の形態の電流セル型デジタル・アナログ変換器
と同一構成で、その構成要素には同一の参照符号が付し
てある。
【００５１】本発明の第３の実施の形態の電流セル型デ
ジタル・アナログ変換器では、トランジスタＭ５のゲー
ト接続をトランジスタＭ６のゲートと分離し、電流セル
ＤＡＣの入力電流をループ制御していない為、本発明の
第１の実施の形態の電流セル型デジタル・アナログ変換
器のような電流セルＤＡＣの出力立ちあがり時のチャタ
リングが発生せず、さらに従来例と比較しても立ちあが
りの応答速度が速くなる（図８のＣおよび図９のＣ）と
いう効果を有する。
ジタル・アナログ変換器では、トランジスタＭ５のゲー
ト接続をトランジスタＭ６のゲートと分離し、電流セル
ＤＡＣの入力電流をループ制御していない為、本発明の
第１の実施の形態の電流セル型デジタル・アナログ変換
器のような電流セルＤＡＣの出力立ちあがり時のチャタ
リングが発生せず、さらに従来例と比較しても立ちあが
りの応答速度が速くなる（図８のＣおよび図９のＣ）と
いう効果を有する。
【００５２】次に、本発明の第４の実施の形態の電流セ
ル型デジタル・アナログ変換器について説明する。
ル型デジタル・アナログ変換器について説明する。
【００５３】図１０に、本発明の第４の実施の形態の電
流セル型デジタル・アナログ変換器のブロック図を示
す。
流セル型デジタル・アナログ変換器のブロック図を示
す。
【００５４】一般的にＭＯＳトランジスタはサイズが同
じもので、カレントミラー回路を構成していても、ドレ
インとソース間の電圧が異なれば、入力側と出力側の電
流に誤差が生じてくる。本発明の第４の実施の形態は、
上述の問題を解決するためになされた発明である。
じもので、カレントミラー回路を構成していても、ドレ
インとソース間の電圧が異なれば、入力側と出力側の電
流に誤差が生じてくる。本発明の第４の実施の形態は、
上述の問題を解決するためになされた発明である。
【００５５】本発明の第４の実施の形態の電流セル型デ
ジタル・アナログ変換器は、本発明の第２の実施の形態
の電流セル型デジタル・アナログ変換器について、トラ
ンジスタＭ４のドレインと電源ＶＤＤの間に接続された
ダイオードＭ１５を有する構成の第１のカレントミラー
回路１００１−１以外は、本発明の第２の実施の形態の
電流セル型デジタル・アナログ変換器と同一構成で、そ
の構成要素には同一の参照符号が付してある。
ジタル・アナログ変換器は、本発明の第２の実施の形態
の電流セル型デジタル・アナログ変換器について、トラ
ンジスタＭ４のドレインと電源ＶＤＤの間に接続された
ダイオードＭ１５を有する構成の第１のカレントミラー
回路１００１−１以外は、本発明の第２の実施の形態の
電流セル型デジタル・アナログ変換器と同一構成で、そ
の構成要素には同一の参照符号が付してある。
【００５６】これは、トランジスタＭ３とトランジスタ
Ｍ４のドレイン−ソース間電圧が異なることにより生じ
るトランジスタＭ３とトランジスタＭ４の電流誤差を補
正するものである。これにより、８ｂｉｔ電流セルＤＡ
Ｃの入出力電流の誤差をなくすという効果を有する。
Ｍ４のドレイン−ソース間電圧が異なることにより生じ
るトランジスタＭ３とトランジスタＭ４の電流誤差を補
正するものである。これにより、８ｂｉｔ電流セルＤＡ
Ｃの入出力電流の誤差をなくすという効果を有する。
【００５７】本発明の第４の実施の形態に示すダイオー
ドＭ１５の挿入は、本発明の第１の実施の形態および本
発明の第３の実施の形態にも適用することができる。
ドＭ１５の挿入は、本発明の第１の実施の形態および本
発明の第３の実施の形態にも適用することができる。
【００５８】
【発明の効果】以上、説明したように、本発明の効果を
図２および図３を併せて参照して述べる。
図２および図３を併せて参照して述べる。
【００５９】図２は、８ｂｉｔの電流セルＤＡＣの入力
電流が、微少電流にてＯＦＦ→ＯＮ→ＯＦＦとなった場
合の電流セルＤＡＣの出力応答特性について、図１１に
示す従来例と本発明の第１の実施の形態の電流セル型デ
ジタル・アナログ変換器を比較したものである。
電流が、微少電流にてＯＦＦ→ＯＮ→ＯＦＦとなった場
合の電流セルＤＡＣの出力応答特性について、図１１に
示す従来例と本発明の第１の実施の形態の電流セル型デ
ジタル・アナログ変換器を比較したものである。
【００６０】従来例では、電流セルＤＡＣが動作する際
にＭ３および重み付けされたＭ４〜Ｍ６の複数個（ 従
来例では、基準側のＭ３が４個、出力側のＭ４〜Ｍ６の
８ｂｉｔ分が（１＋２＋４＋８＋１６＋３２＋６４＋１
２８）個で合計２５９個 ）のＮｃｈトランジスタのゲ
ート容量をチャージする電流が電流セルＤＡＣの入力電
流により直接行われる為、ゲート電圧が通常動作状態ま
で上昇するまでに時間を要し、これにより電流セルＤＡ
Ｃの出力電流の立ちあがりが遅くなる（図２のＢ）。
にＭ３および重み付けされたＭ４〜Ｍ６の複数個（ 従
来例では、基準側のＭ３が４個、出力側のＭ４〜Ｍ６の
８ｂｉｔ分が（１＋２＋４＋８＋１６＋３２＋６４＋１
２８）個で合計２５９個 ）のＮｃｈトランジスタのゲ
ート容量をチャージする電流が電流セルＤＡＣの入力電
流により直接行われる為、ゲート電圧が通常動作状態ま
で上昇するまでに時間を要し、これにより電流セルＤＡ
Ｃの出力電流の立ちあがりが遅くなる（図２のＢ）。
【００６１】従来例に対し、本発明の第１の実施の形態
の電流セル型デジタル・アナログ変換器では、電流セル
ＤＡＣの入力電流で直接チャージする容量はトランジス
タＭ３とトランジスタＭ４のみ（ 実施例ではＭ３＋Ｍ
４＝４＋４個で合計８個）のため、トランジスタＭ３お
よびトランジスタＭ４のゲート電圧の立ちあがりが早く
なり、またトランジスタＭ５およびトランジスタＭ６お
よび重み付けされたトランジスタ（Ｍ７〜Ｍ９）のゲー
ト容量のチャージ電流は電源から供給されることによ
り、カレントミラー回路１のゲート電圧の上昇時間も早
く、電流セルＤＡＣの出力電流の立ちあがりが十分早く
なるという効果を有する（図２のＣ）。
の電流セル型デジタル・アナログ変換器では、電流セル
ＤＡＣの入力電流で直接チャージする容量はトランジス
タＭ３とトランジスタＭ４のみ（ 実施例ではＭ３＋Ｍ
４＝４＋４個で合計８個）のため、トランジスタＭ３お
よびトランジスタＭ４のゲート電圧の立ちあがりが早く
なり、またトランジスタＭ５およびトランジスタＭ６お
よび重み付けされたトランジスタ（Ｍ７〜Ｍ９）のゲー
ト容量のチャージ電流は電源から供給されることによ
り、カレントミラー回路１のゲート電圧の上昇時間も早
く、電流セルＤＡＣの出力電流の立ちあがりが十分早く
なるという効果を有する（図２のＣ）。
【００６２】図３は、８ｂｉｔの電流セルＤＡＣに電流
が入力された状態にて、８ｂｉｔのデータ入力を全て同
時にＬｏ→Ｈｉ→Ｌｏ（Ｍ１２〜１４が同時にＯＦＦ→
ＯＮ→ＯＦＦ）に変化した場合の電流セルＤＡＣの出力
応答特性について、図１１に示す従来例と本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器を
比較したものである。
が入力された状態にて、８ｂｉｔのデータ入力を全て同
時にＬｏ→Ｈｉ→Ｌｏ（Ｍ１２〜１４が同時にＯＦＦ→
ＯＮ→ＯＦＦ）に変化した場合の電流セルＤＡＣの出力
応答特性について、図１１に示す従来例と本発明の第１
の実施の形態の電流セル型デジタル・アナログ変換器を
比較したものである。
【００６３】この場合も入力電流可変時と同様に、カレ
ントミラー回路１のゲート容量のチャージ電流が電源か
ら供給されることにより、電流セルＤＡＣの出力電流の
立ちあがりが従来例（図３のＢ）と比較し十分早くなる
という効果を有する（図３のＣ）。
ントミラー回路１のゲート容量のチャージ電流が電源か
ら供給されることにより、電流セルＤＡＣの出力電流の
立ちあがりが従来例（図３のＢ）と比較し十分早くなる
という効果を有する（図３のＣ）。
【図１】本発明の第１の実施の形態の電流セル型デジタ
ル・アナログ変換器のブロック図である。
ル・アナログ変換器のブロック図である。
【図２】図１に示す第１の実施の形態の電流セル型デジ
タル・アナログ変換器での電流セルＤＡＣの電流入出力
特性を示す図で、波形Ａは、第１の実施の形態の電流セ
ルＤＡＣの入力電流波形であり、波形Ｂは、従来例での
電流セルＤＡＣの出力電流波形であり、波形Ｃは、第１
の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
タル・アナログ変換器での電流セルＤＡＣの電流入出力
特性を示す図で、波形Ａは、第１の実施の形態の電流セ
ルＤＡＣの入力電流波形であり、波形Ｂは、従来例での
電流セルＤＡＣの出力電流波形であり、波形Ｃは、第１
の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
【図３】図１に示す第１の実施の形態の電流セル型デジ
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第１の実施の形態の電
流セルＤＡＣの入力電流波形であり、波形Ｂは、従来例
での電流セルＤＡＣの出力電流波形であり、波形Ｃは、
第１の実施の形態での電流セルＤＡＣの出力電流波形で
ある。
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第１の実施の形態の電
流セルＤＡＣの入力電流波形であり、波形Ｂは、従来例
での電流セルＤＡＣの出力電流波形であり、波形Ｃは、
第１の実施の形態での電流セルＤＡＣの出力電流波形で
ある。
【図４】本発明の第２の実施の形態の電流セル型デジタ
ル・アナログ変換器のブロック図である。
ル・アナログ変換器のブロック図である。
【図５】図４に示す第２の実施の形態の電流セル型デジ
タル・アナログ変換器での電流セルＤＡＣの電流入出力
特性を示す図で、波形Ａは、第２の実施の形態の電流セ
ルＤＡＣの入力電流波形であり、波形Ｂは、従来例での
電流セルＤＡＣの出力電流波形であり、波形Ｃは、第２
の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
タル・アナログ変換器での電流セルＤＡＣの電流入出力
特性を示す図で、波形Ａは、第２の実施の形態の電流セ
ルＤＡＣの入力電流波形であり、波形Ｂは、従来例での
電流セルＤＡＣの出力電流波形であり、波形Ｃは、第２
の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
【図６】図４に示す第２の実施の形態の電流セル型デジ
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第２の実施の形態の電
流セルＤＡＣの入力電流波形であり、波形Ｂは、従来例
での電流セルＤＡＣの出力電流波形であり、波形Ｃは、
第２の実施の形態での電流セルＤＡＣの出力電流波形で
ある。
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第２の実施の形態の電
流セルＤＡＣの入力電流波形であり、波形Ｂは、従来例
での電流セルＤＡＣの出力電流波形であり、波形Ｃは、
第２の実施の形態での電流セルＤＡＣの出力電流波形で
ある。
【図７】本発明の第３の実施の形態の電流セル型デジタ
ル・アナログ変換器のブロック図である。
ル・アナログ変換器のブロック図である。
【図８】図７に示す第３実施の形態の電流セル型デジタ
ル・アナログ変換器での電流セルＤＡＣの電流入出力特
性を示す図で、波形Ａは、第３の実施の形態の電流セル
ＤＡＣの入力電流波形であり、波形Ｂは、従来例での電
流セルＤＡＣの出力電流波形であり、波形Ｃは、第３の
実施の形態での電流セルＤＡＣの出力電流波形である。
ル・アナログ変換器での電流セルＤＡＣの電流入出力特
性を示す図で、波形Ａは、第３の実施の形態の電流セル
ＤＡＣの入力電流波形であり、波形Ｂは、従来例での電
流セルＤＡＣの出力電流波形であり、波形Ｃは、第３の
実施の形態での電流セルＤＡＣの出力電流波形である。
【図９】図７に示す第３の実施の形態の電流セル型デジ
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第３の実施の形態の電
流セルＤＡＣの入力電流波形だり、波形Ｂは、従来例で
の電流セルＤＡＣの出力電流波形であり、波形Ｃは、第
２の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
タル・アナログ変換器での電流セルＤＡＣの別の電流入
出力特性を示す図で、波形Ａは、第３の実施の形態の電
流セルＤＡＣの入力電流波形だり、波形Ｂは、従来例で
の電流セルＤＡＣの出力電流波形であり、波形Ｃは、第
２の実施の形態での電流セルＤＡＣの出力電流波形であ
る。
【図１０】本発明の第４の実施の形態の電流セル型デジ
タル・アナログ変換器のブロック図である。
タル・アナログ変換器のブロック図である。
【図１１】従来の電流セル型デジタル・アナログ変換器
のブロック図である。
のブロック図である。
【図１２】図１１に示す従来の電流セル型デジタル・ア
ナログ変換器での電流セルＤＡＣの電流入出力特性を示
す図で、波形Ａは、従来の電流セルＤＡＣの入力電流波
形であり、波形Ｂは、従来例での電流セルＤＡＣの出力
電流波形である。
ナログ変換器での電流セルＤＡＣの電流入出力特性を示
す図で、波形Ａは、従来の電流セルＤＡＣの入力電流波
形であり、波形Ｂは、従来例での電流セルＤＡＣの出力
電流波形である。
【図１３】図１１に示す従来の電流セル型デジタル・ア
ナログ変換器での電流セルＤＡＣの別の電流入出力特性
を示す図で、波形Ａは、従来の電流セルＤＡＣの入力電
流波形であり、波形Ｂは、従来例での電流セルＤＡＣの
出力電流波形である。
ナログ変換器での電流セルＤＡＣの別の電流入出力特性
を示す図で、波形Ａは、従来の電流セルＤＡＣの入力電
流波形であり、波形Ｂは、従来例での電流セルＤＡＣの
出力電流波形である。
１０１−１，１０１−２，１０１−３ カレントミラ
ー回路 １０２ 電流セルＤＡＣ １０３，１０５ 定電流源 １０４，１０８ 端子 １０６，１１０６ 定電圧源 １０７，１１０７ ｏｐａｍｐ ４０１−１，４０１−２，４０１−３ カレントミラ
ー回路 ４０２ 電流セルＤＡＣ ４０４，４０８ 端子 ７０１−１，７０１−２，７０１−３ カレントミラ
ー回路 ７０２ 電流セルＤＡＣ １００１−１，１００１−２ カレントミラー回路 １００２ 電流セルＤＡＣ １１０１ カレントミラー回路 １１０２ 電流セルＤＡＣ １００４，１１０４，１００８，１１０８ 端子 １１０３，１１０５ 定電流源 Ｍ１〜Ｍ１５，Ｍ４５，Ｍ７５ ＭＯＳトランジスタ Ｍ１１０〜Ｍ１０９，Ｍ１０１０ ＭＯＳトランジス
タ
ー回路 １０２ 電流セルＤＡＣ １０３，１０５ 定電流源 １０４，１０８ 端子 １０６，１１０６ 定電圧源 １０７，１１０７ ｏｐａｍｐ ４０１−１，４０１−２，４０１−３ カレントミラ
ー回路 ４０２ 電流セルＤＡＣ ４０４，４０８ 端子 ７０１−１，７０１−２，７０１−３ カレントミラ
ー回路 ７０２ 電流セルＤＡＣ １００１−１，１００１−２ カレントミラー回路 １００２ 電流セルＤＡＣ １１０１ カレントミラー回路 １１０２ 電流セルＤＡＣ １００４，１１０４，１００８，１１０８ 端子 １１０３，１１０５ 定電流源 Ｍ１〜Ｍ１５，Ｍ４５，Ｍ７５ ＭＯＳトランジスタ Ｍ１１０〜Ｍ１０９，Ｍ１０１０ ＭＯＳトランジス
タ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 賢一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5J022 AB06 BA05 CF02 CF04 CF05 CF07
Claims (10)
- 【請求項１】 基準入力電流を受ける第１のトランジス
タ（Ｍ３）と、前記第１のトランジスタ（Ｍ３）を基準
側トランジスタとし前記第１のトランジスタ（Ｍ３）の
ミラー動作をする第２のトランジスタ（Ｍ４）と、前記
第１のトランジスタ（Ｍ３）の電流を受ける前記第１の
トランジスタ（Ｍ３）と同一特性の第３のトランジスタ
（Ｍ５）と、前記第２のトランジスタ（Ｍ３）の電流を
受け、その出力電流を出力する第４のトランジスタ（Ｍ
６）とで構成される第１のカレントミラー回路と、 前記第４のトランジスタ（Ｍ６）を基準側のトランジス
タとし、複数のトランジスタ（Ｍ７〜Ｍ９）を出力側と
する第２のカレントミラー回路と、 ｎ（ｎは、正の整数）ビットのデータ入力を受ける入力
端子と、 前記複数のトランジスタ（Ｍ７〜Ｍ９）のソースに接続
され、前記複数のトランジスタ（Ｍ７〜Ｍ９）のＯＮ／
ＯＦＦを制御する複数のスイッチトランジスタ（Ｍ１２
〜Ｍ１４）とで構成される電流セル型デジタル・アナロ
グ変換器。 - 【請求項２】 前記複数のトランジスタ（Ｍ３〜Ｍ６）
は、Ｎｃｈトランジスタである請求項１記載の電流セル
型デジタル・アナログ変換器。 - 【請求項３】 前記複数のトランジスタ（Ｍ７〜Ｍ９）
は、Ｎｃｈトランジスタである請求項１または２記載の
電流セル型デジタル・アナログ変換器。 - 【請求項４】 前記第１のカレントミラー回路は、ウィ
ルソン型カレントミラー回路である請求項１または２記
載の電流セル型デジタル・アナログ変換器。 - 【請求項５】 前記第２のカレントミラー回路は、ウィ
ルソン型カレントミラー回路である請求項１，２，３ま
たは４記載の電流セル型デジタル・アナログ変換器。 - 【請求項６】 前記第２のカレントミラー回路の出力電
流を受ける第５のトランジスタと、前記第５のトランジ
スタのミラー動作する第６のトランジスタとで構成され
る第３のカレントミラー回路を具備する請求項１，２，
３，４または５記載の電流セル型デジタル・アナログ変
換器。 - 【請求項７】 前記第３のカレントミラー回路の出力電
流を電圧変換する電流／電圧変換手段を備する請求項
１，２，３，４，５または６記載の電流セル型デジタル
・アナログ変換器。 - 【請求項８】 前記第１のカレントミラー回路の前記第
３のトランジスタ（Ｍ５）をドレインとゲートを接続し
た第７のトランジスタに置き換えて構成した請求項１，
２，３，４，５，６または７記載の電流セル型デジタル
・アナログ変換器。 - 【請求項９】 前記第１のカレントミラー回路の前記第
３のトランジスタ（Ｍ５）をドレインとゲートを接続し
た第８のトランジスタに置き換え、前記第８のトランジ
スタのゲートを前記第１のトランジスタ（Ｍ３）のドレ
インに接続した請求項８記載の電流セル型デジタル・ア
ナログ変換器。 - 【請求項１０】 前記第１のカレントミラー回路の前記
第２のトランジスタ（Ｍ４）と電源の間にダイオードを
接続した請求項８記載の電流セル型デジタル・アナログ
変換器。
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| JP2000259783A JP3499813B2 (ja) | 2000-08-29 | 2000-08-29 | 電流セル型デジタル・アナログ変換器 |
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| JP3499813B2 JP3499813B2 (ja) | 2004-02-23 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184800A (ja) * | 2003-11-26 | 2005-07-07 | Rohm Co Ltd | Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 |
| KR100792708B1 (ko) | 2006-06-14 | 2008-01-11 | 한국과학기술원 | 디지털 아날로그 변환기 |
| JP2008257258A (ja) * | 2001-08-02 | 2008-10-23 | Seiko Epson Corp | 画素へのプログラミング電流の供給 |
| CN1595808B (zh) * | 2003-09-09 | 2010-06-16 | 三星电子株式会社 | 包括基准电流源晶体管的数字模拟转换器电路及操作方法 |
| CN101931408B (zh) * | 2004-12-13 | 2013-03-20 | 莫塞德技术公司 | 漏电流补偿数模转换器 |
| JPWO2014103265A1 (ja) * | 2012-12-25 | 2017-01-12 | パナソニック株式会社 | 電力増幅器 |
-
2000
- 2000-08-29 JP JP2000259783A patent/JP3499813B2/ja not_active Expired - Fee Related
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| JP2008257258A (ja) * | 2001-08-02 | 2008-10-23 | Seiko Epson Corp | 画素へのプログラミング電流の供給 |
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| JP4528101B2 (ja) * | 2003-11-26 | 2010-08-18 | ローム株式会社 | Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 |
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