JPH02185106A - 差動増幅器におけるオフセット電圧調整回路 - Google Patents
差動増幅器におけるオフセット電圧調整回路Info
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- JPH02185106A JPH02185106A JP1005796A JP579689A JPH02185106A JP H02185106 A JPH02185106 A JP H02185106A JP 1005796 A JP1005796 A JP 1005796A JP 579689 A JP579689 A JP 579689A JP H02185106 A JPH02185106 A JP H02185106A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、差動増幅器における集積回路化の容易なオフ
セット電圧調整回路に関する。
セット電圧調整回路に関する。
従来から、集積回路を用いた多くの差動増幅器が知られ
ている。第３図に示す差動増幅器１では、定電流電源部
２と、２人力Ｖｉｌ、 Ｖｉ２に対して差動増幅するよ
うに接続されたトランジスタＦＥＴＩ、 Ｆ［！Ｔ２と
、カレントミラー回路を構成するトランジスタＰＥＴ３
． ＰＩＥＴ４と、負荷抵抗Ｒ１，Ｒ２が集積化されて
いる。
ている。第３図に示す差動増幅器１では、定電流電源部
２と、２人力Ｖｉｌ、 Ｖｉ２に対して差動増幅するよ
うに接続されたトランジスタＦＥＴＩ、 Ｆ［！Ｔ２と
、カレントミラー回路を構成するトランジスタＰＥＴ３
． ＰＩＥＴ４と、負荷抵抗Ｒ１，Ｒ２が集積化されて
いる。
【発明が解決しようとする課題］
しかし、出力信号ｖＯのオフセット電圧を調整するため
の調整回路を高密度で集積化したものは存在しない。即
ち、ＩＣの外部端子３，４に抵抗Ｒ１゜Ｒ２と並列接続
される可変抵抗ＶＲを接続し、その可変抵抗ＶＲの分割
比を調整することで、オフセット電圧を調整していた。 又、これに換わる方法として、高密度で集積化された差
動増幅器と薄膜抵抗とをハイブリッドに構成し７、レー
ザトリミングにより調整するものがある。 このため、調整用の可変抵抗ＶＲは外付となり、その可
変抵抗ＶＲの占有面積が広く、実装効率が悪いという問
題があった。又、その可変抵抗ＶＲを外付するため、そ
の物及び取付けのコストが余分にかかるという欠点もあ
った。又、薄膜抵抗、厚膜抵抗によりハイブリッド又は
オンチップに構成する方法は、実装効率は改善されるが
、オフセット電圧の調整が１回に限定されるという問題
がある。 本発明は、上記の課題を解決するために成されたもので
あり、その目的は、容易に集積化することができるオフ
セット電圧調整回路を提供すると共にオフセット電圧の
精確且つ容易な可変的調整を可能とし、オフセット電圧
の経時的変化にも対応できるようにすることである。 【課題を解決するための手段】 上記課題を解決するための第１発明の構成は、２つの入
力信号に対して差動増幅するように接続されたトランジ
スタと、そのトランジスタの負荷回路に挿入されたカレ
ントミラー回路を構成するトランジスタとを有する差動
増幅器において、カレントミラー回路を構成する各トラ
ンジスタの負荷回路に挿入され、並列接続された多数の
トランスミッションゲートと、その各トランスミッショ
ンゲートをオン又はオフするためのゲート信号を出力す
る記憶回路とを設けたことである。 又、第２発明の構成は、２つの入力信号に対して差動増
幅するように接続されたトランジスタと、そのトランジ
スタの負荷回路に挿入されたカレントミラー回路を構成
するトランジスタとを有する差動増幅器において、カレ
ントミラー回路を構成する各トランジスタの負荷回路に
挿入され、出力電圧の可変なり／Ａコンバータと、その
出力電圧に対応したディジタル信号を記憶し、Ｄ／Ａコ
ンバータに出力する記憶回路とを設けたことである。
の調整回路を高密度で集積化したものは存在しない。即
ち、ＩＣの外部端子３，４に抵抗Ｒ１゜Ｒ２と並列接続
される可変抵抗ＶＲを接続し、その可変抵抗ＶＲの分割
比を調整することで、オフセット電圧を調整していた。 又、これに換わる方法として、高密度で集積化された差
動増幅器と薄膜抵抗とをハイブリッドに構成し７、レー
ザトリミングにより調整するものがある。 このため、調整用の可変抵抗ＶＲは外付となり、その可
変抵抗ＶＲの占有面積が広く、実装効率が悪いという問
題があった。又、その可変抵抗ＶＲを外付するため、そ
の物及び取付けのコストが余分にかかるという欠点もあ
った。又、薄膜抵抗、厚膜抵抗によりハイブリッド又は
オンチップに構成する方法は、実装効率は改善されるが
、オフセット電圧の調整が１回に限定されるという問題
がある。 本発明は、上記の課題を解決するために成されたもので
あり、その目的は、容易に集積化することができるオフ
セット電圧調整回路を提供すると共にオフセット電圧の
精確且つ容易な可変的調整を可能とし、オフセット電圧
の経時的変化にも対応できるようにすることである。 【課題を解決するための手段】 上記課題を解決するための第１発明の構成は、２つの入
力信号に対して差動増幅するように接続されたトランジ
スタと、そのトランジスタの負荷回路に挿入されたカレ
ントミラー回路を構成するトランジスタとを有する差動
増幅器において、カレントミラー回路を構成する各トラ
ンジスタの負荷回路に挿入され、並列接続された多数の
トランスミッションゲートと、その各トランスミッショ
ンゲートをオン又はオフするためのゲート信号を出力す
る記憶回路とを設けたことである。 又、第２発明の構成は、２つの入力信号に対して差動増
幅するように接続されたトランジスタと、そのトランジ
スタの負荷回路に挿入されたカレントミラー回路を構成
するトランジスタとを有する差動増幅器において、カレ
ントミラー回路を構成する各トランジスタの負荷回路に
挿入され、出力電圧の可変なり／Ａコンバータと、その
出力電圧に対応したディジタル信号を記憶し、Ｄ／Ａコ
ンバータに出力する記憶回路とを設けたことである。
第１発明の詳細な説明する。
トランス・ミッションゲートのオフ抵抗は無限大であり
、オン抵抗はトランスミッションゲートを構成するトラ
ンジスタの面積で決定される。記憶回路は多数の並列接
続されたトランスミッションゲートのうち、どのトラン
スミッションゲートをオンとし、どのトランスミッショ
ンゲートをオフとするかを決定するデータを記憶してい
る。そして、その記憶回路の出力はトランスミッション
ゲートの各ゲートに入力しており、記憶回路に記憶され
たデータに従って各トランスミッションゲートはオン状
態又はオフ状態に設定される。これらのトランスミッシ
ョンゲートはカレントミラー回路を構成する各トランジ
スタの負荷回路に挿入されているので、その負荷回路に
おける負荷は、オン状態にあるトランスミッションゲー
トのオン抵抗の並列接続による抵抗きなる。このように
、この負荷の大きさの比は記憶回路に記憶されたデータ
により変化させることができる。一方、カレントミラー
回路を構成する各トランジスタの各負荷回路の負荷の大
きさの比を変化させることで、オフセット電圧を調整で
きる。したがって、オフセット電圧は記憶回路に記憶さ
れたデータによって調整することができる。 又、トランスミッションゲートや記憶回路は容易に集積
化できることから、オフセット調整回路まで集積化した
差動増幅器が得られる。 次に、第２発明について説明する。 オフセット電圧はカレントミラー回路を構成する各トラ
ンジスタの各負荷端子の電圧比を調整することでも変化
させることができる。カレントミラー回路を構成する各
トランジスタの各負荷回路にはＤ／Ａコンバータが挿入
されており、そのＤ／Ａコンバータの出力電圧は、記憶
回路の出力により変化させることができる。即ち、その
出力電圧に対応したディジタル信号は記憶回路に記憶さ
れており、その記憶回路の出力はＤ／Ａコンパー夕に入
力し、Ｄ／Ａ変換される。そして、アナログ量に変換さ
れた出力電圧がカレントミラー回路を構成する各トラン
ジスタの各負荷端子の電圧となる。このように、カレン
トミラー回路を構成する各トランジスタの各負荷端子の
電圧比を記憶回路に記憶されたデータにより変化させる
ことができる。したがって、オフセット電圧はその記憶
回路に記憶されたデータにより変化させることができる
。 又、上記のＤ／Δコンバータ、記憶回路は容易に集積化
できることから、オフセット調整回路まで集積化した差
動増幅器が得られる。
、オン抵抗はトランスミッションゲートを構成するトラ
ンジスタの面積で決定される。記憶回路は多数の並列接
続されたトランスミッションゲートのうち、どのトラン
スミッションゲートをオンとし、どのトランスミッショ
ンゲートをオフとするかを決定するデータを記憶してい
る。そして、その記憶回路の出力はトランスミッション
ゲートの各ゲートに入力しており、記憶回路に記憶され
たデータに従って各トランスミッションゲートはオン状
態又はオフ状態に設定される。これらのトランスミッシ
ョンゲートはカレントミラー回路を構成する各トランジ
スタの負荷回路に挿入されているので、その負荷回路に
おける負荷は、オン状態にあるトランスミッションゲー
トのオン抵抗の並列接続による抵抗きなる。このように
、この負荷の大きさの比は記憶回路に記憶されたデータ
により変化させることができる。一方、カレントミラー
回路を構成する各トランジスタの各負荷回路の負荷の大
きさの比を変化させることで、オフセット電圧を調整で
きる。したがって、オフセット電圧は記憶回路に記憶さ
れたデータによって調整することができる。 又、トランスミッションゲートや記憶回路は容易に集積
化できることから、オフセット調整回路まで集積化した
差動増幅器が得られる。 次に、第２発明について説明する。 オフセット電圧はカレントミラー回路を構成する各トラ
ンジスタの各負荷端子の電圧比を調整することでも変化
させることができる。カレントミラー回路を構成する各
トランジスタの各負荷回路にはＤ／Ａコンバータが挿入
されており、そのＤ／Ａコンバータの出力電圧は、記憶
回路の出力により変化させることができる。即ち、その
出力電圧に対応したディジタル信号は記憶回路に記憶さ
れており、その記憶回路の出力はＤ／Ａコンパー夕に入
力し、Ｄ／Ａ変換される。そして、アナログ量に変換さ
れた出力電圧がカレントミラー回路を構成する各トラン
ジスタの各負荷端子の電圧となる。このように、カレン
トミラー回路を構成する各トランジスタの各負荷端子の
電圧比を記憶回路に記憶されたデータにより変化させる
ことができる。したがって、オフセット電圧はその記憶
回路に記憶されたデータにより変化させることができる
。 又、上記のＤ／Δコンバータ、記憶回路は容易に集積化
できることから、オフセット調整回路まで集積化した差
動増幅器が得られる。
以下、本発明を具体的な実施例に基づいて説明する。
第１発明にかかる実施例を示す第１図において、ＦＢＴ
ｌ、 ＰＢｒ２ Ｌｋ ２人力Ｖｉｌ、Ｖｉ２ ニ対し
て差動増幅するように接続されたトランジスタ、２は定
電流電源部、ＰＢｒ３． ＰＢｒ４はカレントミラー回
路を構成するトランジスタである。そのトランジスタＦ
［！７３． ＰＢｒ４のソース端子とアース間には、そ
れぞれ、並列接続されたトランスミッションゲート（ア
ナログゲート） Ｔ１１．Ｔ１２．Ｔ１３．Ｔ１４及び
Ｔ２１． Ｔ２２． Ｔ２３． Ｔ２４が挿入されてい
る。そして、そのトランスミッションゲートＴ１１．
Ｔ１２． Ｔ１３． Ｔ１４及びＴ２１． Ｔ２２．
Ｔ２３゜Ｔ２４の各ゲートは記憶回路を構成する不揮発
性メモリ５の各メモリビットに接続されている。その不
揮発性メモリ５はラッチ回路６と接続され、そのラッチ
回路６はシフトレジスタ７に接続されている。かかる構
成の回路が全て集積化され差動増幅器を構成している。 次に作動を説明する。 トランスミッションゲートＴｌｌ、 Ｔ１２． Ｔ１３
． Ｔ１４及びＴ２１． Ｔ２２． Ｔ２３． Ｔ２４
のうち、どのトランスミッションゲートをオンとし、ど
のトランスミッションゲートをオフとするかを決定する
データがコンピュータ等からシフトレジスタ７に入力さ
れ、並列信号に変換され、ラッチ回路６で保持され、不
揮発性メモリ５に記憶される。その結果、その不揮発性
メモリ５には、例えば、「１」はオン、［０」はオフの
ような２値データが記憶される。そして、不揮発性メモ
リ５に記憶されているデータの各ビットの「ＩＪ又は「
０」に対応した電圧レベルのゲート信号が対応する各ト
ランスミッションゲー） Ｔｌｌ、 Ｔ１２． Ｔ１３
． Ｔ１４及びＴ２１． Ｔ２２． Ｔ２３． Ｔ２４
の各ゲートに出力される。その結果、ｒｌＪのゲート信
号を入力するトランスミッションゲートのみがオン状態
となる。このオン状態となったトランスミッションゲー
トのオン抵抗の並列接続抵抗が各トランジスタＰＵＴ３
． ＰＥ７４のソース端子に接続される抵抗ＲＩＯ，Ｒ
２０となる。したがって、この各抵抗ＲＩＯ，Ｒ２０の
大きさは、不揮発性メモリ５に記憶されたデータにより
制御することが可能となる。 そして、各抵抗ＲＩＯ，Ｒ２０の分割比により差動増幅
器の出カシ０のオフセット電圧を調整することができる
。 尚、トランスミッションゲートのオン抵抗はトランジス
タ素子の面積により異なるので、その面積により任意の
抵抗値のものを作成することができる。又、抵抗値の最
小ステップをＳとすれば、Ｓ、 ２Ｓ、 ２’３．２’
Ｓの４種頚の重み付けをしたオン抵抗を有するトランス
ミッションゲートを構成することで、Ｓ〜１６ｓの範囲
で１６段階の抵抗値を得ることができる。又、並列接続
されるトランスミッションゲートの数を８個として、８
ビツトデータで制御すれば、Ｓ〜２５６Ｓの範囲で２５
６段階の抵抗値を得ることができる。 又、記憶回路はＥＥＰＲＯＭ、 ＥＰＲＯＭ等を用いれ
ば良い。 ＥＦＲＯＭを用いれば書込、保持が可能であり、オフセ
ット電圧の調整データが書き込まれた後、そのデータは
給電が断たれても保持される。又、ＥＩＥＰＲＯＭを用
いた場合には、多数回のオフセット電圧の調整データの
書き込みが可能であり、多数回のオフセット電圧の調整
が可能となる。上記のように、シフトレジスタ７、ラッ
チ回路６を設けて、不揮発性メモリ５に記憶されるデー
タを書き換えることで、オフセット電圧の経時的な変化
にも対応することができる。又、データを設定してオフ
セット電圧を測定し、更に、オフセット電圧が零となる
ように、データを更に変更するという操作を鏝り返し実
行してデータを決定するような学習的機能を持たせるこ
とができる。しかし、製造段階でオフセット電圧を一度
調整するだけであれば、不揮発性メモリ５をアルミ又は
ポリシリコンを電流で溶断し、データを記憶するＲＯＭ
等で構成すれば良く、ラッチ回路６、シフトレジスタ７
は特に必要なものではない。 次に、第２発明にかかる実施例について説明する。 第２図において、上記実施例と同様に、Ｐ［ｌＴ１．
ＦＨＴ２は２人力Ｖｉｌ、Ｖｉ２に対して差動増幅する
ように接続されたトランジスタ、２は定電流電源部、Ｆ
ＢＴ３． ＰＥＴ４はカレントミラー回路を構成するト
ランジスタである。そのトランジスタＰＥ７３． ＦＥ
７４のソース端子には、それぞれ、ボルテージホロア回
路ＶＦＩ、 ＶＦ６が接続されており、そのボルテージ
ホｏ７回路ＶＦ１． ＶＦ２ ニハ、Ｄ／Ａ：ｌ ：／
バー９８． ９の出力が入力している。又、Ｄ／Ａコン
バータ８゜９には記憶回路を構成するメモ！ＪＩ０，１
１が接続され、そのメモリ１０．１１にはシフトレジス
タ１２が接続されている。 かかる構成の回路が全て集積化され差動増幅器を構成し
ている。 次に作動を説明する。 ボルテージホロア回路ＶＦＩ、 ＶＦ６に入力する制御
電圧に対応したディジタル信号はコンピュータ等からシ
フトレジスタ１２に入力され、それぞれ、メモリ１０．
１１に記憶される。そして、そのメモＵ１０．１１に記
憶されたディジタル信号はＤ／Ａコンバータ８，９でそ
れぞれアナログ量の制御電圧に変換されてボルテージホ
ロア回路ｖｐｉ、 ｖｐ２に出力される。その結果、ボ
ルテージホロア回路ＶＦ１． ＶＦ２の出力電圧はその
制御電圧と等しくなり、その制御電圧の比を変化させる
ことで、差動増幅器の出力Ｖｏのオフセット電圧を調整
することができる。 この実施例でも、上記の実施例と同様に、学習機能によ
りオフセット電圧を精確に調整することができる。又、
同様に、製造段階でオフセット電圧を調整するのであれ
ば、制御電圧に対応したディジタル信号のみを記憶する
メモ１７１０．１１だけを設けても良い。 尚、ボルテージホロア回路ＶＦＩ、 ＶＦ６はＤ／Ａコ
ンバータ８，９だけでは、給電能力が低い場合には使用
すれば良く、必ずしも必要なものではない。 【発明の効果］ 本第１発明は、カレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入され、並列接続された多数のト
ランスミッションゲートと、その各トランスミッション
ゲートをオン又はオフするためのゲート信号を出力する
記憶回路とを有するため、オフセット電圧調整回路を差
動増幅器と共に容易に集積化することができるので外付
のオフセット電圧調整抵抗を必要としない。又、そのオ
フセット電圧の調整は記憶回路の内容によって行うこと
ができるので、調整が精確且つ簡単である。 又、その内容を書き換えることで、経時的変化にも対応
でき、調整量を学習させることもできる。 本第２発明は、カレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入され、出力電圧の可変なり／Ａ
コンバータと、その出力電圧に対応したディジタル信号
を記憶し、前記Ｄ／Ａコンバータに出力する記憶回路と
を有するため、オフセット電圧調整回路を差動増幅器と
共に容易に集積化することができるので外付のオフセッ
ト電圧調整抵抗を必要としない。又、そのオフセット電
圧の調整は記憶回路の内容によって行うことができるの
で、調整が精確且つ簡単である。又、その内容を書き換
えることで、経時的変化にも対応でき、調整量を学習さ
せることもできる。
ｌ、 ＰＢｒ２ Ｌｋ ２人力Ｖｉｌ、Ｖｉ２ ニ対し
て差動増幅するように接続されたトランジスタ、２は定
電流電源部、ＰＢｒ３． ＰＢｒ４はカレントミラー回
路を構成するトランジスタである。そのトランジスタＦ
［！７３． ＰＢｒ４のソース端子とアース間には、そ
れぞれ、並列接続されたトランスミッションゲート（ア
ナログゲート） Ｔ１１．Ｔ１２．Ｔ１３．Ｔ１４及び
Ｔ２１． Ｔ２２． Ｔ２３． Ｔ２４が挿入されてい
る。そして、そのトランスミッションゲートＴ１１．
Ｔ１２． Ｔ１３． Ｔ１４及びＴ２１． Ｔ２２．
Ｔ２３゜Ｔ２４の各ゲートは記憶回路を構成する不揮発
性メモリ５の各メモリビットに接続されている。その不
揮発性メモリ５はラッチ回路６と接続され、そのラッチ
回路６はシフトレジスタ７に接続されている。かかる構
成の回路が全て集積化され差動増幅器を構成している。 次に作動を説明する。 トランスミッションゲートＴｌｌ、 Ｔ１２． Ｔ１３
． Ｔ１４及びＴ２１． Ｔ２２． Ｔ２３． Ｔ２４
のうち、どのトランスミッションゲートをオンとし、ど
のトランスミッションゲートをオフとするかを決定する
データがコンピュータ等からシフトレジスタ７に入力さ
れ、並列信号に変換され、ラッチ回路６で保持され、不
揮発性メモリ５に記憶される。その結果、その不揮発性
メモリ５には、例えば、「１」はオン、［０」はオフの
ような２値データが記憶される。そして、不揮発性メモ
リ５に記憶されているデータの各ビットの「ＩＪ又は「
０」に対応した電圧レベルのゲート信号が対応する各ト
ランスミッションゲー） Ｔｌｌ、 Ｔ１２． Ｔ１３
． Ｔ１４及びＴ２１． Ｔ２２． Ｔ２３． Ｔ２４
の各ゲートに出力される。その結果、ｒｌＪのゲート信
号を入力するトランスミッションゲートのみがオン状態
となる。このオン状態となったトランスミッションゲー
トのオン抵抗の並列接続抵抗が各トランジスタＰＵＴ３
． ＰＥ７４のソース端子に接続される抵抗ＲＩＯ，Ｒ
２０となる。したがって、この各抵抗ＲＩＯ，Ｒ２０の
大きさは、不揮発性メモリ５に記憶されたデータにより
制御することが可能となる。 そして、各抵抗ＲＩＯ，Ｒ２０の分割比により差動増幅
器の出カシ０のオフセット電圧を調整することができる
。 尚、トランスミッションゲートのオン抵抗はトランジス
タ素子の面積により異なるので、その面積により任意の
抵抗値のものを作成することができる。又、抵抗値の最
小ステップをＳとすれば、Ｓ、 ２Ｓ、 ２’３．２’
Ｓの４種頚の重み付けをしたオン抵抗を有するトランス
ミッションゲートを構成することで、Ｓ〜１６ｓの範囲
で１６段階の抵抗値を得ることができる。又、並列接続
されるトランスミッションゲートの数を８個として、８
ビツトデータで制御すれば、Ｓ〜２５６Ｓの範囲で２５
６段階の抵抗値を得ることができる。 又、記憶回路はＥＥＰＲＯＭ、 ＥＰＲＯＭ等を用いれ
ば良い。 ＥＦＲＯＭを用いれば書込、保持が可能であり、オフセ
ット電圧の調整データが書き込まれた後、そのデータは
給電が断たれても保持される。又、ＥＩＥＰＲＯＭを用
いた場合には、多数回のオフセット電圧の調整データの
書き込みが可能であり、多数回のオフセット電圧の調整
が可能となる。上記のように、シフトレジスタ７、ラッ
チ回路６を設けて、不揮発性メモリ５に記憶されるデー
タを書き換えることで、オフセット電圧の経時的な変化
にも対応することができる。又、データを設定してオフ
セット電圧を測定し、更に、オフセット電圧が零となる
ように、データを更に変更するという操作を鏝り返し実
行してデータを決定するような学習的機能を持たせるこ
とができる。しかし、製造段階でオフセット電圧を一度
調整するだけであれば、不揮発性メモリ５をアルミ又は
ポリシリコンを電流で溶断し、データを記憶するＲＯＭ
等で構成すれば良く、ラッチ回路６、シフトレジスタ７
は特に必要なものではない。 次に、第２発明にかかる実施例について説明する。 第２図において、上記実施例と同様に、Ｐ［ｌＴ１．
ＦＨＴ２は２人力Ｖｉｌ、Ｖｉ２に対して差動増幅する
ように接続されたトランジスタ、２は定電流電源部、Ｆ
ＢＴ３． ＰＥＴ４はカレントミラー回路を構成するト
ランジスタである。そのトランジスタＰＥ７３． ＦＥ
７４のソース端子には、それぞれ、ボルテージホロア回
路ＶＦＩ、 ＶＦ６が接続されており、そのボルテージ
ホｏ７回路ＶＦ１． ＶＦ２ ニハ、Ｄ／Ａ：ｌ ：／
バー９８． ９の出力が入力している。又、Ｄ／Ａコン
バータ８゜９には記憶回路を構成するメモ！ＪＩ０，１
１が接続され、そのメモリ１０．１１にはシフトレジス
タ１２が接続されている。 かかる構成の回路が全て集積化され差動増幅器を構成し
ている。 次に作動を説明する。 ボルテージホロア回路ＶＦＩ、 ＶＦ６に入力する制御
電圧に対応したディジタル信号はコンピュータ等からシ
フトレジスタ１２に入力され、それぞれ、メモリ１０．
１１に記憶される。そして、そのメモＵ１０．１１に記
憶されたディジタル信号はＤ／Ａコンバータ８，９でそ
れぞれアナログ量の制御電圧に変換されてボルテージホ
ロア回路ｖｐｉ、 ｖｐ２に出力される。その結果、ボ
ルテージホロア回路ＶＦ１． ＶＦ２の出力電圧はその
制御電圧と等しくなり、その制御電圧の比を変化させる
ことで、差動増幅器の出力Ｖｏのオフセット電圧を調整
することができる。 この実施例でも、上記の実施例と同様に、学習機能によ
りオフセット電圧を精確に調整することができる。又、
同様に、製造段階でオフセット電圧を調整するのであれ
ば、制御電圧に対応したディジタル信号のみを記憶する
メモ１７１０．１１だけを設けても良い。 尚、ボルテージホロア回路ＶＦＩ、 ＶＦ６はＤ／Ａコ
ンバータ８，９だけでは、給電能力が低い場合には使用
すれば良く、必ずしも必要なものではない。 【発明の効果］ 本第１発明は、カレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入され、並列接続された多数のト
ランスミッションゲートと、その各トランスミッション
ゲートをオン又はオフするためのゲート信号を出力する
記憶回路とを有するため、オフセット電圧調整回路を差
動増幅器と共に容易に集積化することができるので外付
のオフセット電圧調整抵抗を必要としない。又、そのオ
フセット電圧の調整は記憶回路の内容によって行うこと
ができるので、調整が精確且つ簡単である。 又、その内容を書き換えることで、経時的変化にも対応
でき、調整量を学習させることもできる。 本第２発明は、カレントミラー回路を構成する各トラン
ジスタの負荷回路に挿入され、出力電圧の可変なり／Ａ
コンバータと、その出力電圧に対応したディジタル信号
を記憶し、前記Ｄ／Ａコンバータに出力する記憶回路と
を有するため、オフセット電圧調整回路を差動増幅器と
共に容易に集積化することができるので外付のオフセッ
ト電圧調整抵抗を必要としない。又、そのオフセット電
圧の調整は記憶回路の内容によって行うことができるの
で、調整が精確且つ簡単である。又、その内容を書き換
えることで、経時的変化にも対応でき、調整量を学習さ
せることもできる。
第１図は第１発明の具体的な実施例に係るオフセット電
圧調整回路を有した差動増幅器の回路図、第２図は第２
発明の具体的な実施例に係るオフセット電圧調整回路を
有した差動増幅器の回路図、第３図は従来のオフセット
電圧調整回路を有した差動増幅器の回路図である。 １・・・差動増幅器 ２ ・定電流電源部ＦＩＩＴＩ、
Ｆ［ｌＴ２． Ｉ’ＥＴ３． Ｆｌ！Ｔ４− ）ラン
ジスタＴ１１． Ｔ１２． Ｔ１３． Ｔ１４． Ｔ２
１． Ｔ２２． Ｔ２３． Ｔ２４・・トランスツショ ンゲート ＶＦＩ、ＶＦ２ ボルテージホロア
圧調整回路を有した差動増幅器の回路図、第２図は第２
発明の具体的な実施例に係るオフセット電圧調整回路を
有した差動増幅器の回路図、第３図は従来のオフセット
電圧調整回路を有した差動増幅器の回路図である。 １・・・差動増幅器 ２ ・定電流電源部ＦＩＩＴＩ、
Ｆ［ｌＴ２． Ｉ’ＥＴ３． Ｆｌ！Ｔ４− ）ラン
ジスタＴ１１． Ｔ１２． Ｔ１３． Ｔ１４． Ｔ２
１． Ｔ２２． Ｔ２３． Ｔ２４・・トランスツショ ンゲート ＶＦＩ、ＶＦ２ ボルテージホロア
Claims (2)
- （１）２つの入力信号に対して差動増幅するように接続
されたトランジスタと、そのトランジスタの負荷回路に
挿入されたカレントミラー回路を構成するトランジスタ
とを有する差動増幅器において、前記カレントミラー回
路を構成する各トランジスタの負荷回路に挿入され、並
列接続された多数のトランスミッションゲートと、 その各トランスミッションゲートをオン又はオフするた
めのゲート信号を出力する記憶回路とを有することを特
徴とする差動増幅器におけるオフセット電圧調整回路。 - （２）２つの入力信号に対して差動増幅するように接続
されたトランジスタと、そのトランジスタの負荷回路に
挿入されたカレントミラー回路を構成するトランジスタ
とを有する差動増幅器において、前記カレントミラー回
路を構成する各トランジスタの負荷回路に挿入され、出
力電圧の可変なＤ／Ａコンバータと、 前記出力電圧に対応したディジタル信号を記憶し、前記
Ｄ／Ａコンバータに出力する記憶回路とを有することを
特徴とする差動増幅器におけるオフセット電圧調整回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005796A JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005796A JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185106A true JPH02185106A (ja) | 1990-07-19 |
| JP3038716B2 JP3038716B2 (ja) | 2000-05-08 |
Family
ID=11621044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005796A Expired - Lifetime JP3038716B2 (ja) | 1989-01-12 | 1989-01-12 | 差動増幅器におけるオフセット電圧調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038716B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508561A (ja) * | 2002-06-12 | 2006-03-09 | アナログ デバイセス インコーポレーテッド | 高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器 |
| JP2008017354A (ja) * | 2006-07-07 | 2008-01-24 | Yamaha Corp | オフセット電圧補正回路 |
| US7816992B2 (en) | 2006-07-07 | 2010-10-19 | Yamaha Corporation | Offset voltage correction circuit and class D amplifier |
| JP2010258949A (ja) * | 2009-04-28 | 2010-11-11 | Seiko Epson Corp | 増幅回路、集積回路装置及び電子機器 |
| JP2015521828A (ja) * | 2012-06-26 | 2015-07-30 | アレグロ・マイクロシステムズ・エルエルシー | 差動増幅器のオフセットを調整するための電子回路 |
| US11609283B2 (en) | 2021-03-23 | 2023-03-21 | Allegro Microsystems, Llc | Electrical offset compensating in a magnetoresistance bridge |
| US11953565B2 (en) | 2021-03-23 | 2024-04-09 | Allegro Microsystems, Llc | Electrical offset compensating in a bridge using more than four magnetoresistance elements |
-
1989
- 1989-01-12 JP JP1005796A patent/JP3038716B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006508561A (ja) * | 2002-06-12 | 2006-03-09 | アナログ デバイセス インコーポレーテッド | 高／低同相モード入力電圧のための独立入力オフセット補正機能付演算増幅器 |
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| US7816992B2 (en) | 2006-07-07 | 2010-10-19 | Yamaha Corporation | Offset voltage correction circuit and class D amplifier |
| US7924089B2 (en) | 2006-07-07 | 2011-04-12 | Yamaha Corporation | Offset voltage correction circuit and class D amplifier |
| JP4725441B2 (ja) * | 2006-07-07 | 2011-07-13 | ヤマハ株式会社 | 差動増幅器 |
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| US11609283B2 (en) | 2021-03-23 | 2023-03-21 | Allegro Microsystems, Llc | Electrical offset compensating in a magnetoresistance bridge |
| US11953565B2 (en) | 2021-03-23 | 2024-04-09 | Allegro Microsystems, Llc | Electrical offset compensating in a bridge using more than four magnetoresistance elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3038716B2 (ja) | 2000-05-08 |
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