JPS63263910A - 電圧比較器 - Google Patents
電圧比較器Info
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- JPS63263910A JPS63263910A JP10051687A JP10051687A JPS63263910A JP S63263910 A JPS63263910 A JP S63263910A JP 10051687 A JP10051687 A JP 10051687A JP 10051687 A JP10051687 A JP 10051687A JP S63263910 A JPS63263910 A JP S63263910A
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- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し成業上の利用分野〕
本発明に電圧比較器に関し、特にヒステリシス電圧比較
器に関する。
器に関する。
し従来の技術〕
従来、この棟のヒステリシス電圧比較器は、電圧比較器
と、抵抗分割比較電圧発生器、そしてヒステリシスをか
ける為のトランスファーゲートスイッチからなっていた
。第５図は、その例でちゃ。
と、抵抗分割比較電圧発生器、そしてヒステリシスをか
ける為のトランスファーゲートスイッチからなっていた
。第５図は、その例でちゃ。
電圧比較器Ｃ１ｓ直列に接続された比較電圧発生用の抵
抗Ｒ１，Ｒ２−Ｒｓと抵抗Ｒ３に並列に接続さ扛たスイ
ッチＳＷＨとを有している。比較電圧発生用の抵抗Ｒ１
ｍ Ｒ４＊ Ｒｓは正電源端子９と、負電源端子１０と
の間に直列に接続されており、抵抗Ｒ１とＲ２との接続
点が電圧比較器Ｃ１の正転入力端子１１Ｃ接続されてい
る。電圧比較器Ｃ１の反転入力端子２に印加された入力
信号の電圧が正転入力端子１の電圧を越えると電圧比較
器Ｃ！の出力端子８は尚レベルとなりスイッチＳＷＨが
オンして正転入力端子１の電圧を下げることによってヒ
ステリシス特性を得ている。
抗Ｒ１，Ｒ２−Ｒｓと抵抗Ｒ３に並列に接続さ扛たスイ
ッチＳＷＨとを有している。比較電圧発生用の抵抗Ｒ１
ｍ Ｒ４＊ Ｒｓは正電源端子９と、負電源端子１０と
の間に直列に接続されており、抵抗Ｒ１とＲ２との接続
点が電圧比較器Ｃ１の正転入力端子１１Ｃ接続されてい
る。電圧比較器Ｃ１の反転入力端子２に印加された入力
信号の電圧が正転入力端子１の電圧を越えると電圧比較
器Ｃ！の出力端子８は尚レベルとなりスイッチＳＷＨが
オンして正転入力端子１の電圧を下げることによってヒ
ステリシス特性を得ている。
上述した従来のヒステリシス比較器はヒステリシス電圧
全発生する為に抵抗Ｒ３をスイッチＳＷＨで短絡させて
いたので、スイッチ５Ｗｆｉ ｔ−ＭＯＳ−ＦＥＴによ
るトランスファーゲートとした時、そのオン抵抗が抵抗
Ｒ３に比し十分小さくなければならなかった。又１通常
ヒステリシス巾にヒステリシスをかけない本来の比較電
圧に比し、１桁程小さいので抵抗Ｒ３が抵抗Ｒ１、Ｒｚ
に比し小さくしなければならなく、抵抗の比精度の点で
も欠点があった。
全発生する為に抵抗Ｒ３をスイッチＳＷＨで短絡させて
いたので、スイッチ５Ｗｆｉ ｔ−ＭＯＳ−ＦＥＴによ
るトランスファーゲートとした時、そのオン抵抗が抵抗
Ｒ３に比し十分小さくなければならなかった。又１通常
ヒステリシス巾にヒステリシスをかけない本来の比較電
圧に比し、１桁程小さいので抵抗Ｒ３が抵抗Ｒ１、Ｒｚ
に比し小さくしなければならなく、抵抗の比精度の点で
も欠点があった。
即ち、スイッチＳＷＨとしては通常ＭＯ８ＦＥＴばかり
でなく、ＭＯＳＦＥＴの製造バラツキによってヒステリ
シス巾の精度が十分得られないという欠点があった。
でなく、ＭＯＳＦＥＴの製造バラツキによってヒステリ
シス巾の精度が十分得られないという欠点があった。
本発明のヒステリシス特性をもった電圧比較器は、差動
比較器と、との差動比較器にオフセット電圧を発生さす
回路と、このオフセット電圧発生回路の動作を制御する
トランスファーゲートスイッチとを有している。
比較器と、との差動比較器にオフセット電圧を発生さす
回路と、このオフセット電圧発生回路の動作を制御する
トランスファーゲートスイッチとを有している。
すなわち、従来のヒステリシス電圧比較器が比較基準電
圧発生の為、外部比較用抵抗を開閉するのに対し１本発
明では外部比較用抵抗を開閉する事無く電圧比較器内部
に積極的に発生させたオフセット電圧を利用してヒステ
リシス特性を得ているので、ヒステリシス特性、特にヒ
ステリシス幅の製造バラツキによる誤差を著しく小さく
することができる。
圧発生の為、外部比較用抵抗を開閉するのに対し１本発
明では外部比較用抵抗を開閉する事無く電圧比較器内部
に積極的に発生させたオフセット電圧を利用してヒステ
リシス特性を得ているので、ヒステリシス特性、特にヒ
ステリシス幅の製造バラツキによる誤差を著しく小さく
することができる。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例である。比較器自身は電流源
１１ ＋ Ｉ２ ＠ ＭＯ８差動トランジスタＭｌ。
１１ ＋ Ｉ２ ＠ ＭＯ８差動トランジスタＭｌ。
Ｍ２％ アクティブロードＭＯＳトランジスタＭ３゜Ｍ
４，２段目ソース接地増巾トランジスタＭ６とＣＭＯ８
インバータＧ１からなり、ヒステＩＪシス電圧発生用に
トランジスタＭ５がトランジスタＭ５がトランジスタＭ
４と並列にゲート端子のみトランスファーゲートのスイ
ッチＳＷ１’を介して接続さｎている。端子２は反転入
力端子、であシ、端子１は正転入力端子で抵抗Ｒ１とＲ
２とに工って電源端子９，１０間の分割電圧が比較電圧
として与えられている。今、入力電圧が端子２に加わり
端子ｌの電圧より低い場合は出力端子８の電圧は、高レ
ベルである。端子１の比較電圧ＶＴＲを越えると、出力
端子８の電圧は低レベルとなりトランスファーゲート・
スイッチＳｗ１がオンし、トランジスタＭ４とＭ５が並
列に接続さｎる。逆に入力電圧が比較電圧ｖ丁■よジ高
い電圧から下がってくると、アクティブロードの電流ミ
ラー比が大きくなっているのでトランジスタＭ６はなか
なかオンしない。比較電圧ＶＴＨエクさらに電圧ｖ２だ
け下がった所でようやくトランジスタＭ６がオン、ＣＭ
ＯＳインバータＧ１がオフ、トランスファゲート・スイ
ッチＳｗｌがオフし、出力端子８に高レベルとなる。即
ち電圧ｖｚＯ分のオフセット電圧が発生した事になる。
４，２段目ソース接地増巾トランジスタＭ６とＣＭＯ８
インバータＧ１からなり、ヒステＩＪシス電圧発生用に
トランジスタＭ５がトランジスタＭ５がトランジスタＭ
４と並列にゲート端子のみトランスファーゲートのスイ
ッチＳＷ１’を介して接続さｎている。端子２は反転入
力端子、であシ、端子１は正転入力端子で抵抗Ｒ１とＲ
２とに工って電源端子９，１０間の分割電圧が比較電圧
として与えられている。今、入力電圧が端子２に加わり
端子ｌの電圧より低い場合は出力端子８の電圧は、高レ
ベルである。端子１の比較電圧ＶＴＲを越えると、出力
端子８の電圧は低レベルとなりトランスファーゲート・
スイッチＳｗ１がオンし、トランジスタＭ４とＭ５が並
列に接続さｎる。逆に入力電圧が比較電圧ｖ丁■よジ高
い電圧から下がってくると、アクティブロードの電流ミ
ラー比が大きくなっているのでトランジスタＭ６はなか
なかオンしない。比較電圧ＶＴＨエクさらに電圧ｖ２だ
け下がった所でようやくトランジスタＭ６がオン、ＣＭ
ＯＳインバータＧ１がオフ、トランスファゲート・スイ
ッチＳｗｌがオフし、出力端子８に高レベルとなる。即
ち電圧ｖｚＯ分のオフセット電圧が発生した事になる。
次に、第４図で説明すると、入力電圧ＶＩＮが低レベル
から上昇してＶＴ、 Ｉｃ達すると出力Ｖ□Ｕ７ｉ。
から上昇してＶＴ、 Ｉｃ達すると出力Ｖ□Ｕ７ｉ。
低レベルになる（同図で■のパス）。逆の場合はＶＩＮ
カＶＴＨ−Ｖ２ テ出力ＶＯＵＴ ［反転して高レベ
ルになる。こうしてｖ２分のヒステリシス巾が得られる
。ここでＶ、の値は次のようにして求めら扛る。第４図
でＶＩＮがＶＴＲ−Ｖ２に下がった時、トランジスタＭ
ｌ 、Ｍ２のドレイン電流ＩＤ、 、 Ｉ。２は、ミラ
ー比を１ ： ｎ ｓ ＭＯＳ ）ランジスタのスレッ
ショルド電圧をＶｙ、トランジスタＭ１のゲート・ソー
ス間電圧をｖＧｌ、電流源１８の値を■。で表わすと次
のようになる。
カＶＴＨ−Ｖ２ テ出力ＶＯＵＴ ［反転して高レベ
ルになる。こうしてｖ２分のヒステリシス巾が得られる
。ここでＶ、の値は次のようにして求めら扛る。第４図
でＶＩＮがＶＴＲ−Ｖ２に下がった時、トランジスタＭ
ｌ 、Ｍ２のドレイン電流ＩＤ、 、 Ｉ。２は、ミラ
ー比を１ ： ｎ ｓ ＭＯＳ ）ランジスタのスレッ
ショルド電圧をＶｙ、トランジスタＭ１のゲート・ソー
ス間電圧をｖＧｌ、電流源１８の値を■。で表わすと次
のようになる。
一β ・・・・・・ （１）””
２ （ｖＧ１’Ｔ）” 工ｎ、 ＝ ｎ ＩＤ１−− （２）β ＝Ｔ（Ｖａ、 ＋Ｖｔ ＶＴ ） ” ・−−−（
３）Ｉ ｏ ＝ Ｉｎ、十ＩＢ□ ・・・・
・・ （４）但し β＝ＫＸ（丁）１ ・・・・・・ （５）Ｋは、
導電型で決まる定数、Ｗはチャネル巾、Ｌはチャネル長
である。サフィックス１１＃はトランジスタＭ１のもの
であることを表わす Ｑ） （３） （４１より となＬ”とＩｏ ＋βを決め扛ばヒステ１ノクス巾Ｖ２
Ｕ設定できる。このままでは工。、βのばらつきによっ
てヒステリシス巾は大きく変動するので、電流源Ｉｏと
して、ＭＯＳ）ランジスタＭｌ。
２ （ｖＧ１’Ｔ）” 工ｎ、 ＝ ｎ ＩＤ１−− （２）β ＝Ｔ（Ｖａ、 ＋Ｖｔ ＶＴ ） ” ・−−−（
３）Ｉ ｏ ＝ Ｉｎ、十ＩＢ□ ・・・・
・・ （４）但し β＝ＫＸ（丁）１ ・・・・・・ （５）Ｋは、
導電型で決まる定数、Ｗはチャネル巾、Ｌはチャネル長
である。サフィックス１１＃はトランジスタＭ１のもの
であることを表わす Ｑ） （３） （４１より となＬ”とＩｏ ＋βを決め扛ばヒステ１ノクス巾Ｖ２
Ｕ設定できる。このままでは工。、βのばらつきによっ
てヒステリシス巾は大きく変動するので、電流源Ｉｏと
して、ＭＯＳ）ランジスタＭｌ。
Ｍ２と間溝型のＭＯＳ）ランジスタＭ７を第５図のよう
にして使用する。３，９．１０は第１図と同端子を表わ
す。電源端子９，１０間電圧をＶＤＤとすれば （６） （７） より 精度は十分であるので、（９）式の変動要因は電源端子
９，１０間電圧ＶＩ）１）のみとなり１例えば±５％程
度に押えら詐る。この点、従来例では電源電圧ＶＤＤと
、比抗電圧形成用直列抵抗の抵抗比と、トランスファゲ
ートとしてのＭＯＳトランジスタのオン抵抗が変動要因
でおった事を考えると著しい精度の向上である。
にして使用する。３，９．１０は第１図と同端子を表わ
す。電源端子９，１０間電圧をＶＤＤとすれば （６） （７） より 精度は十分であるので、（９）式の変動要因は電源端子
９，１０間電圧ＶＩ）１）のみとなり１例えば±５％程
度に押えら詐る。この点、従来例では電源電圧ＶＤＤと
、比抗電圧形成用直列抵抗の抵抗比と、トランスファゲ
ートとしてのＭＯＳトランジスタのオン抵抗が変動要因
でおった事を考えると著しい精度の向上である。
第２図は、本発明の他の実施例である。ここでは、第１
図のトランスファーゲートスイッチＳＷＩおよびＭＯＳ
）ランジスタＭ５の代わりにＭＯＳトランジスタＭ１
５が入力トランジスタＭ１と並列にゲート端子のみトラ
ンスファーゲートスイッチＳＷＺを介して、接続されて
いる。反転入力端子２０入力電圧が端子１の比較電圧Ｖ
ＴＲより低い時は、出力端子８は、高レベルでトランフ
ァゲートスイッチＳＷ２はオフ、比較電圧ＶＴＲより筒
い時ハ、出力端子８は低レベルでトランスファーゲート
スイッチＳＷ２がオンし、ヒステリシス電圧ｖ２が発生
する。即ち、入力差動トランジスタ対にオフセット電圧
ｖ２が発生する。ＭＯＳ）ランジスタＭ１とＭ２ＳのＷ
／Ｌの和とＭＯＳ）ランジスタＭ２のＷ／Ｌの比ｆｒ、
ｍ％ＭＯ８）ランジスタＭ１とＭ２Ｓ とを並列接続し
た時のゲート・ソース電圧をｖＧ１トシｈ ＶｒＮがＶ
ＴＨ−Ｖ２１７Ｃ下がった時を考えると、並列接続した
ＭＯＳ）ランジスタＭ１とＭ］５のドレイン電流をＩＤ
１．ＭＯＳトランジスタＭ２のドレイン電流ＩＤ、で表
わすと１次のようになる。
図のトランスファーゲートスイッチＳＷＩおよびＭＯＳ
）ランジスタＭ５の代わりにＭＯＳトランジスタＭ１
５が入力トランジスタＭ１と並列にゲート端子のみトラ
ンスファーゲートスイッチＳＷＺを介して、接続されて
いる。反転入力端子２０入力電圧が端子１の比較電圧Ｖ
ＴＲより低い時は、出力端子８は、高レベルでトランフ
ァゲートスイッチＳＷ２はオフ、比較電圧ＶＴＲより筒
い時ハ、出力端子８は低レベルでトランスファーゲート
スイッチＳＷ２がオンし、ヒステリシス電圧ｖ２が発生
する。即ち、入力差動トランジスタ対にオフセット電圧
ｖ２が発生する。ＭＯＳ）ランジスタＭ１とＭ２ＳのＷ
／Ｌの和とＭＯＳ）ランジスタＭ２のＷ／Ｌの比ｆｒ、
ｍ％ＭＯ８）ランジスタＭ１とＭ２Ｓ とを並列接続し
た時のゲート・ソース電圧をｖＧ１トシｈ ＶｒＮがＶ
ＴＨ−Ｖ２１７Ｃ下がった時を考えると、並列接続した
ＭＯＳ）ランジスタＭ１とＭ］５のドレイン電流をＩＤ
１．ＭＯＳトランジスタＭ２のドレイン電流ＩＤ、で表
わすと１次のようになる。
■ − β（Ｖａｔ ＋Ｖ２ ＶＴ ）”Ｄ２−丁
・・・川 ０１）” ＩＩ）１
・・・・・・ （２）（１０
） （１１） （１３） よりとな９．ｍと、■。、
βを決めればヒステリシス巾ｖ２に設定できる。
・・・川 ０１）” ＩＩ）１
・・・・・・ （２）（１０
） （１１） （１３） よりとな９．ｍと、■。、
βを決めればヒステリシス巾ｖ２に設定できる。
同じく変動を押える為に第１図の実施例と同様に第５図
の電流源を使用する。
の電流源を使用する。
するとｖ２は
Ｘ（ｙ’ｉ’１ｉ−１）・・・（１５）×（前−１）・
・・αΦ となり、変動要因は、 ＶＤＤのみとなり、変動要因が
非常に小さい。
・・αΦ となり、変動要因は、 ＶＤＤのみとなり、変動要因が
非常に小さい。
又１回路的にも非常に簡単である。
以上、説明したように、本発明にヒステリシス巾を発生
する為に積極的にアクティブロード・トランジスタ対又
は、差動入力トランジスタ対の整合性を外してやり、そ
の発生するオフセット電圧を利用している事、しかもそ
のオフセット電圧値は、補償電流源の作用でＶＤＤとＷ
／Ｌの比のみで精度が決まる為、精度のよいヒステリシ
ス巾が設定できる。
する為に積極的にアクティブロード・トランジスタ対又
は、差動入力トランジスタ対の整合性を外してやり、そ
の発生するオフセット電圧を利用している事、しかもそ
のオフセット電圧値は、補償電流源の作用でＶＤＤとＷ
／Ｌの比のみで精度が決まる為、精度のよいヒステリシ
ス巾が設定できる。
又、トランスファゲートスイッチがゲート端子と直列に
入っている為、そのオン抵抗の電圧降下を気にしなくて
よい即ちＭＯＳスイッチは最少面積でよい。
入っている為、そのオン抵抗の電圧降下を気にしなくて
よい即ちＭＯＳスイッチは最少面積でよい。
第１図は本発明の一実施例による電圧比較器、第２図は
不発明の他の芙施例による電圧比較器、第３図は本発明
の各実廁例に用いる定電流源の一例を示す回路図、第４
図は本発明の谷笑施例による電圧比較器の入出力特性を
示すグラフ、第５図は従来の電圧比較６を示すブロック
図である。 Ｍ１〜Ｍ７・・・・・・ＭＯＳ）ランジスタ、Ｒ１〜Ｒ
３・・・・・・抵抗、Ｉ、Ｉ！・・・・・・定電流源ｂ
Ｇ１・・・・・・インバータ、Ｃ１・・・・・・電圧比
較器、ＳＷＩ 、ＳＷ２゜ＳＷＨ・・・・・・トランス
ファーゲートスイッチ。
不発明の他の芙施例による電圧比較器、第３図は本発明
の各実廁例に用いる定電流源の一例を示す回路図、第４
図は本発明の谷笑施例による電圧比較器の入出力特性を
示すグラフ、第５図は従来の電圧比較６を示すブロック
図である。 Ｍ１〜Ｍ７・・・・・・ＭＯＳ）ランジスタ、Ｒ１〜Ｒ
３・・・・・・抵抗、Ｉ、Ｉ！・・・・・・定電流源ｂ
Ｇ１・・・・・・インバータ、Ｃ１・・・・・・電圧比
較器、ＳＷＩ 、ＳＷ２゜ＳＷＨ・・・・・・トランス
ファーゲートスイッチ。
Claims (1)
- 定電流源で駆動される差動比較器と、該差動比較器の一
方の入力に基準電圧を与える手段と、該差動比較器の他
方の入力に入力信号を与える手段と、該差動比較器の前
記一方および他方の入力に該差動比較器の出力に応じて
オフセット電圧を生ぜしめる回路手段とを含むことを特
徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100516A JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100516A JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263910A true JPS63263910A (ja) | 1988-10-31 |
| JPH0736506B2 JPH0736506B2 (ja) | 1995-04-19 |
Family
ID=14276115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100516A Expired - Lifetime JPH0736506B2 (ja) | 1987-04-22 | 1987-04-22 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736506B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343963A (ja) * | 1992-06-05 | 1993-12-24 | Sanyo Electric Co Ltd | 波形整形回路 |
| JP2008005547A (ja) * | 2007-09-04 | 2008-01-10 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP2012049750A (ja) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | ヒステリシスコンパレータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
| JPS5921121A (ja) * | 1982-07-27 | 1984-02-03 | Sanyo Electric Co Ltd | 電圧比較回路 |
| JPS61263305A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | ヒステリシスコンパレ−タ |
-
1987
- 1987-04-22 JP JP62100516A patent/JPH0736506B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
| JPS5921121A (ja) * | 1982-07-27 | 1984-02-03 | Sanyo Electric Co Ltd | 電圧比較回路 |
| JPS61263305A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | ヒステリシスコンパレ−タ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343963A (ja) * | 1992-06-05 | 1993-12-24 | Sanyo Electric Co Ltd | 波形整形回路 |
| JP2008005547A (ja) * | 2007-09-04 | 2008-01-10 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP4616871B2 (ja) * | 2007-09-04 | 2011-01-19 | 株式会社リコー | ヒステリシスコンパレータ |
| JP2012049750A (ja) * | 2010-08-26 | 2012-03-08 | Toshiba Corp | ヒステリシスコンパレータ |
| CN102386895A (zh) * | 2010-08-26 | 2012-03-21 | 株式会社东芝 | 磁滞比较器 |
| CN102386895B (zh) * | 2010-08-26 | 2014-07-02 | 株式会社东芝 | 磁滞比较器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736506B2 (ja) | 1995-04-19 |
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