JP2573427B2 - Ｄ／ａコンバータ - Google Patents
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- JP2573427B2 JP2573427B2 JP3075209A JP7520991A JP2573427B2 JP 2573427 B2 JP2573427 B2 JP 2573427B2 JP 3075209 A JP3075209 A JP 3075209A JP 7520991 A JP7520991 A JP 7520991A JP 2573427 B2 JP2573427 B2 JP 2573427B2
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Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタル入
力信号に応じて、所望の電流あるいは電圧を出力端に出
力するＤ／Ａコンバータに関する。
力信号に応じて、所望の電流あるいは電圧を出力端に出
力するＤ／Ａコンバータに関する。
【０００２】
【従来の技術】図１１は、従来の電流制御型Ｄ／Ａコン
バータを示すものである。デコーダ１１はディジタル入
力信号Ｄ0,Ｄ1 〜Ｄm を制御信号Ｖin1,Ｖin2 〜Ｖinn
に変換するものである。電流源セル１２1,１２2 〜１２
n は、それぞれ定電流源１２ａ、および制御信号Ｖin1,
Ｖin2 〜Ｖinn によって制御されるスイッチ回路１２ｂ
により構成されている。これら電流源セル１２1,１２2
〜１２n のスイッチ回路１２ｂは出力端１３に接続さ
れ、この出力端１３は抵抗Ｒを介して電源ＶDDに接続さ
れている。
バータを示すものである。デコーダ１１はディジタル入
力信号Ｄ0,Ｄ1 〜Ｄm を制御信号Ｖin1,Ｖin2 〜Ｖinn
に変換するものである。電流源セル１２1,１２2 〜１２
n は、それぞれ定電流源１２ａ、および制御信号Ｖin1,
Ｖin2 〜Ｖinn によって制御されるスイッチ回路１２ｂ
により構成されている。これら電流源セル１２1,１２2
〜１２n のスイッチ回路１２ｂは出力端１３に接続さ
れ、この出力端１３は抵抗Ｒを介して電源ＶDDに接続さ
れている。
【０００３】上記構成において、ディジタル入力信号Ｄ
0,Ｄ1 〜Ｄm を例えばバイナリーの４ビット（m=3)とし
た場合、電流源セル１２1,１２2 〜１２n は１５個とな
り、ディジタル入力信号Ｄ0,Ｄ1 〜Ｄm はデコーダ１１
によって１５個の制御信号Ｖin1,Ｖin2 〜Ｖin15に変換
される。図１２はディジタル入力信号と制御信号の関係
を示すものである。ここで、抵抗Ｒの抵抗値は例えば１
ｋΩ、電源ＶDDは例えば５Ｖ、定電流源１２ａの電流値
Ｉ0 は例えば１００μＡに設定される。この場合、ある
制御信号Ｖinx ＝１のとき、これによって制御されるス
イッチ回路１２ｂがオンとなり、制御信号Ｖinx ＝０の
とき、これによって制御されるスイッチ回路１２ｂがオ
フとなる。このＤ／Ａコンバータの出力端１３から出力
される電流Ｉout および電圧Ｖout は次のように表さ
れ、ディジタル入力信号に応じたアナログ信号が出力さ
れる。 Ｉout ＝（２3 Ｄ3 ＋２2 Ｄ2 ＋２1 Ｄ1 ＋２0 Ｄ0 ）Ｉ0 Vout ＝ＶDD−Ｒ｛ (２3 Ｄ3 ＋２2 Ｄ2 ＋２1 Ｄ1 ＋２0 Ｄ0)Ｉ0 ｝
0,Ｄ1 〜Ｄm を例えばバイナリーの４ビット（m=3)とし
た場合、電流源セル１２1,１２2 〜１２n は１５個とな
り、ディジタル入力信号Ｄ0,Ｄ1 〜Ｄm はデコーダ１１
によって１５個の制御信号Ｖin1,Ｖin2 〜Ｖin15に変換
される。図１２はディジタル入力信号と制御信号の関係
を示すものである。ここで、抵抗Ｒの抵抗値は例えば１
ｋΩ、電源ＶDDは例えば５Ｖ、定電流源１２ａの電流値
Ｉ0 は例えば１００μＡに設定される。この場合、ある
制御信号Ｖinx ＝１のとき、これによって制御されるス
イッチ回路１２ｂがオンとなり、制御信号Ｖinx ＝０の
とき、これによって制御されるスイッチ回路１２ｂがオ
フとなる。このＤ／Ａコンバータの出力端１３から出力
される電流Ｉout および電圧Ｖout は次のように表さ
れ、ディジタル入力信号に応じたアナログ信号が出力さ
れる。 Ｉout ＝（２3 Ｄ3 ＋２2 Ｄ2 ＋２1 Ｄ1 ＋２0 Ｄ0 ）Ｉ0 Vout ＝ＶDD−Ｒ｛ (２3 Ｄ3 ＋２2 Ｄ2 ＋２1 Ｄ1 ＋２0 Ｄ0)Ｉ0 ｝
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
Ｄ／Ａコンバータに用いられる電流源セル１２1,１２2
〜１２n は、図１３に示すごとく、前記スイッチ回路１
２ａとしてＭＯＳトランジスタＴｒが使用されている。
この場合、ＭＯＳトランジスタＴｒにはゲートとドレイ
ンおよびソース間に寄生容量Ｃs1、Ｃs2がそれぞれ存在
する。つまり、出力端１３とＭＯＳトランジスタＴｒの
ゲートとの間に寄生の容量Ｃs1が存在することとなる。
このため、図１３に示すごとく、ディジタル入力信号Ｄ
0 、Ｄ1 〜Ｄm が例えばＤ0 ＝Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝０か
らＤ0 ＝Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝１に変化した場合、これに
伴って制御信号Ｖin1,Ｖin2 〜Ｖin15がオール“０”か
らオール“１”に変化し、全てのＭＯＳトランジスタＴ
ｒがオフ状態からオン状態となる。したがって、出力電
圧Ｖout は５Ｖから３．５Ｖに降下する。
Ｄ／Ａコンバータに用いられる電流源セル１２1,１２2
〜１２n は、図１３に示すごとく、前記スイッチ回路１
２ａとしてＭＯＳトランジスタＴｒが使用されている。
この場合、ＭＯＳトランジスタＴｒにはゲートとドレイ
ンおよびソース間に寄生容量Ｃs1、Ｃs2がそれぞれ存在
する。つまり、出力端１３とＭＯＳトランジスタＴｒの
ゲートとの間に寄生の容量Ｃs1が存在することとなる。
このため、図１３に示すごとく、ディジタル入力信号Ｄ
0 、Ｄ1 〜Ｄm が例えばＤ0 ＝Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝０か
らＤ0 ＝Ｄ1 ＝Ｄ2 ＝Ｄ3 ＝１に変化した場合、これに
伴って制御信号Ｖin1,Ｖin2 〜Ｖin15がオール“０”か
らオール“１”に変化し、全てのＭＯＳトランジスタＴ
ｒがオフ状態からオン状態となる。したがって、出力電
圧Ｖout は５Ｖから３．５Ｖに降下する。
【０００５】しかし、電流源セル１２を構成するＭＯＳ
トランジスタＴｒには寄生容量Ｃs1が存在するため、制
御信号Ｖin1,Ｖin2 〜Ｖin15が“０”から“１”に変化
した場合、出力電流Ｖout は、図１４に示すごとく、一
旦５Ｖ以上に上昇されてしまい、スイッチングノイズが
発生する。このスイッチングノイズのレベルは同時にス
イッチングするトランジスタが多い程高くなる。したが
って、分解能が大きい、すなわち、ビット数が多いＤ／
Ａコンバータ程スイッチングノイズが大きくなるという
問題を有している。
トランジスタＴｒには寄生容量Ｃs1が存在するため、制
御信号Ｖin1,Ｖin2 〜Ｖin15が“０”から“１”に変化
した場合、出力電流Ｖout は、図１４に示すごとく、一
旦５Ｖ以上に上昇されてしまい、スイッチングノイズが
発生する。このスイッチングノイズのレベルは同時にス
イッチングするトランジスタが多い程高くなる。したが
って、分解能が大きい、すなわち、ビット数が多いＤ／
Ａコンバータ程スイッチングノイズが大きくなるという
問題を有している。
【０００６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、スイッチ
ングノイズの発生を抑え、出力波形の歪みを防止するこ
とが可能なＤ／Ａコンバータを提供しようとするもので
ある。
されたものであり、その目的とするところは、スイッチ
ングノイズの発生を抑え、出力波形の歪みを防止するこ
とが可能なＤ／Ａコンバータを提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、ディジタル入力信号に応じて
デコーダから出力される制御信号によりスイッチングさ
れる第１のトランジスタと、この第１のトランジスタの
電流通路の一端に接続された定電流源と、前記第１のト
ランジスタの電流通路の他端と出力端の相互間に接続さ
れ、常時導通状態とされた第２のトランジスタとを設け
ている。また、前記第２のトランジスタは、ゲートに第
２のトランジスタの閾値電圧より十分大きな基準電圧が
供給されている。
上記課題を解決するため、ディジタル入力信号に応じて
デコーダから出力される制御信号によりスイッチングさ
れる第１のトランジスタと、この第１のトランジスタの
電流通路の一端に接続された定電流源と、前記第１のト
ランジスタの電流通路の他端と出力端の相互間に接続さ
れ、常時導通状態とされた第２のトランジスタとを設け
ている。また、前記第２のトランジスタは、ゲートに第
２のトランジスタの閾値電圧より十分大きな基準電圧が
供給されている。
【０００８】さらに、この発明は、ディジタル入力信号
に応じてデコーダから出力される正相、逆相の制御信号
によりそれぞれスイッチングされる第１、第２のトラン
ジスタと、これら第１、第２のトランジスタの電流通路
の一端に共通に接続された定電流源と、前記第１、第２
のトランジスタの電流通路の他端と第１、第２の出力端
の相互間にそれぞれ接続され、常時導通状態とされた第
３、第４のトランジスタとを設けている。また、前記第
３、第４のトランジスタは、ゲートに第３、第４のトラ
ンジスタの閾値電圧より十分大きな基準電圧がそれぞれ
供給されている。
に応じてデコーダから出力される正相、逆相の制御信号
によりそれぞれスイッチングされる第１、第２のトラン
ジスタと、これら第１、第２のトランジスタの電流通路
の一端に共通に接続された定電流源と、前記第１、第２
のトランジスタの電流通路の他端と第１、第２の出力端
の相互間にそれぞれ接続され、常時導通状態とされた第
３、第４のトランジスタとを設けている。また、前記第
３、第４のトランジスタは、ゲートに第３、第４のトラ
ンジスタの閾値電圧より十分大きな基準電圧がそれぞれ
供給されている。
【０００９】さらに、この発明は、電流通路が直列に接
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第
１、第２のトランジスタに並列接続され、前記デコーダ
から出力される列方向の制御信号によりそれぞれスイッ
チングされる第３のトランジスタと、前記第２、第３の
トランジスタの電流通路の一端に共通に接続された定電
流源と、前記第１、第３のトランジスタの電流通路の他
端と出力端の相互間に共通に接続され、常時導通状態と
された第４のトランジスタとを設けている。また、前記
第４のトランジスタは、ゲートに第４のトランジスタの
閾値電圧より十分大きな基準電圧が供給されている。
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第
１、第２のトランジスタに並列接続され、前記デコーダ
から出力される列方向の制御信号によりそれぞれスイッ
チングされる第３のトランジスタと、前記第２、第３の
トランジスタの電流通路の一端に共通に接続された定電
流源と、前記第１、第３のトランジスタの電流通路の他
端と出力端の相互間に共通に接続され、常時導通状態と
された第４のトランジスタとを設けている。また、前記
第４のトランジスタは、ゲートに第４のトランジスタの
閾値電圧より十分大きな基準電圧が供給されている。
【００１０】さらに、この発明は、電流通路が直列に接
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第
１、第２のトランジスタに並列接続され、前記デコーダ
から出力される列方向の制御信号によりそれぞれスイッ
チングされる第３のトランジスタと、前記第２、第３の
トランジスタの電流通路の一端に共通に接続された定電
流源と、前記第１、第３のトランジスタの電流通路の他
端と第１の出力端の相互間に共通に接続され、常時導通
状態とされた第４のトランジスタと、電流通路が互いに
並列接続され、前記デコーダから出力される前記第１の
トランジスタをスイッチングさせる行方向の制御信号と
逆相の制御信号、前記第２のトランジスタをスイッチン
グさせる列方向の制御信号と逆相の制御信号によりそれ
ぞれスイッチングされるとともに、電流通路の一端が前
記定電流源に共通に接続された第５、第６のトランジス
タと、これら第５、第６のトランジスタの電流通路の他
端に電流通路の一端が共通に接続され、前記デコーダか
ら出力される前記第３のトランジスタをスイッチングさ
せる列方向の制御信号と逆相の制御信号によりスイッチ
ングされる第７のトランジスタと、この第７のトランジ
スタの電流通路の他端と第２の出力端の相互間に接続さ
れ、常時導通状態とされた第８のトランジスタとを設け
ている。また、前記第４、第８のトランジスタは、ゲー
トに第４、第８のトランジスタの閾値電圧より十分大き
な基準電圧がそれぞれ供給されている。さらに、前記出
力端、及び第１、第２の出力端には電源が接続されてい
る。
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第
１、第２のトランジスタに並列接続され、前記デコーダ
から出力される列方向の制御信号によりそれぞれスイッ
チングされる第３のトランジスタと、前記第２、第３の
トランジスタの電流通路の一端に共通に接続された定電
流源と、前記第１、第３のトランジスタの電流通路の他
端と第１の出力端の相互間に共通に接続され、常時導通
状態とされた第４のトランジスタと、電流通路が互いに
並列接続され、前記デコーダから出力される前記第１の
トランジスタをスイッチングさせる行方向の制御信号と
逆相の制御信号、前記第２のトランジスタをスイッチン
グさせる列方向の制御信号と逆相の制御信号によりそれ
ぞれスイッチングされるとともに、電流通路の一端が前
記定電流源に共通に接続された第５、第６のトランジス
タと、これら第５、第６のトランジスタの電流通路の他
端に電流通路の一端が共通に接続され、前記デコーダか
ら出力される前記第３のトランジスタをスイッチングさ
せる列方向の制御信号と逆相の制御信号によりスイッチ
ングされる第７のトランジスタと、この第７のトランジ
スタの電流通路の他端と第２の出力端の相互間に接続さ
れ、常時導通状態とされた第８のトランジスタとを設け
ている。また、前記第４、第８のトランジスタは、ゲー
トに第４、第８のトランジスタの閾値電圧より十分大き
な基準電圧がそれぞれ供給されている。さらに、前記出
力端、及び第１、第２の出力端には電源が接続されてい
る。
【００１１】
【作用】この発明は、定電流源に接続され、デコーダか
ら出力される制御信号に応じてスイッチングされる第１
のトランジスタと直列に、常時導通された第２のトラン
ジスタを設けている。したがって、第２のトランジスタ
により、第１のトランジスタのスイッチング時に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。
ら出力される制御信号に応じてスイッチングされる第１
のトランジスタと直列に、常時導通された第２のトラン
ジスタを設けている。したがって、第２のトランジスタ
により、第１のトランジスタのスイッチング時に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。
【００１２】また、電流通路の一端が定電流源に共通に
接続され、デコーダから出力される正相、逆相の制御信
号によって導通制御される第１、第２のトランジスタの
電流通路の他端と第１、第２の出力端間に、常時導通さ
れた第３、第４のトランジスタをそれぞれ接続すること
により、第１、第２のトランジスタのスイッチング時に
発生する歪みを抑えることができ、出力波形の歪みを防
止することができる。しかも、第１、第２のトランジス
タはいずれかが導通されているため、定電流源は常時駆
動されている。したがって、第１、第２のトランジスタ
のスイッチングに応じて、高速に電圧を出力することが
できる。
接続され、デコーダから出力される正相、逆相の制御信
号によって導通制御される第１、第２のトランジスタの
電流通路の他端と第１、第２の出力端間に、常時導通さ
れた第３、第４のトランジスタをそれぞれ接続すること
により、第１、第２のトランジスタのスイッチング時に
発生する歪みを抑えることができ、出力波形の歪みを防
止することができる。しかも、第１、第２のトランジス
タはいずれかが導通されているため、定電流源は常時駆
動されている。したがって、第１、第２のトランジスタ
のスイッチングに応じて、高速に電圧を出力することが
できる。
【００１３】さらに、電流通路が直列接続され、デコー
ダから出力される行方向、列方向の制御信号によってス
イッチングされる第１、第２のトランジスタに、デコー
ダから出力される列方向の制御信号によってスイッチン
グされる第３のトランジスタを並列接続し、これら第
２、第３のトランジスタの電流通路の一端を定電流源に
接続し、電流通路の他端と出力端間に常時導通された第
４のトランジスタを接続することにより、第１乃至第３
のトランジスタのスイッチング時に発生する歪みを抑え
ることができ、出力波形の歪みを防止することができる
とともに、デコーダから出力される行方向、列方向の制
御信号に応じて、マトリクス状に配列された第１乃至第
４のトランジスタおよび定電流源によって構成された電
流源セルを選択することができる。
ダから出力される行方向、列方向の制御信号によってス
イッチングされる第１、第２のトランジスタに、デコー
ダから出力される列方向の制御信号によってスイッチン
グされる第３のトランジスタを並列接続し、これら第
２、第３のトランジスタの電流通路の一端を定電流源に
接続し、電流通路の他端と出力端間に常時導通された第
４のトランジスタを接続することにより、第１乃至第３
のトランジスタのスイッチング時に発生する歪みを抑え
ることができ、出力波形の歪みを防止することができる
とともに、デコーダから出力される行方向、列方向の制
御信号に応じて、マトリクス状に配列された第１乃至第
４のトランジスタおよび定電流源によって構成された電
流源セルを選択することができる。
【００１４】また、第１乃至第８のトランジスタと定電
流源によって構成された電流源セルは、デコーダから出
力される行方向、列方向の制御信号に応じて、第１乃至
第７のトランジスタがスイッチングされた場合に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。しかも、定電流源は常時駆動されている
ため、第１乃至第７のトランジスタのスイッチングに応
じて、高速に電圧を出力することができ、さらに、デコ
ーダから出力される行方向、列方向の制御信号に応じ
て、マトリクス状に配列された電流源セルを確実に選択
することができる。
流源によって構成された電流源セルは、デコーダから出
力される行方向、列方向の制御信号に応じて、第１乃至
第７のトランジスタがスイッチングされた場合に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。しかも、定電流源は常時駆動されている
ため、第１乃至第７のトランジスタのスイッチングに応
じて、高速に電圧を出力することができ、さらに、デコ
ーダから出力される行方向、列方向の制御信号に応じ
て、マトリクス状に配列された電流源セルを確実に選択
することができる。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
して説明する。
【００１６】図１は、この発明の第１の実施例に係わる
Ｄ／Ａコンバータを示すものである。デコーダ２１はデ
ィジタル入力信号Ｄ0,Ｄ1 〜Ｄmを制御信号Ｖin1,Ｖin2
〜Ｖinn に変換するものである。電流源セル２２1,２
２2 〜２２n には、それぞれ制御信号Ｖin1,Ｖin2 〜Ｖ
inn および基準電圧Ｖrefが接続されている。これら電
流源セル２２1,２２2 〜２２n の出力端は出力端２３に
接続され、この出力端２３は抵抗Ｒを介して電源ＶDDに
接続されている。
Ｄ／Ａコンバータを示すものである。デコーダ２１はデ
ィジタル入力信号Ｄ0,Ｄ1 〜Ｄmを制御信号Ｖin1,Ｖin2
〜Ｖinn に変換するものである。電流源セル２２1,２
２2 〜２２n には、それぞれ制御信号Ｖin1,Ｖin2 〜Ｖ
inn および基準電圧Ｖrefが接続されている。これら電
流源セル２２1,２２2 〜２２n の出力端は出力端２３に
接続され、この出力端２３は抵抗Ｒを介して電源ＶDDに
接続されている。
【００１７】図２は、前記電流源セル２２1,２２2 〜２
２n の構成を示すものである。これら電流源セル２２1,
２２2 〜２２n は、例えばｎチャネルＭＯＳトランジス
タＴｒ１、Ｔｒ２、および定電流源Ｉ0 によって構成さ
れている。即ち、トランジスタＴｒ１のゲートには制御
信号Ｖinが供給される。このトランジスタＴｒ１のソー
スと接地間には定電流源Ｉ0 が接続されている。前記ト
ランジスタＴｒ１のドレインにはトランジスタＴｒ２の
ソースが接続され、このトランジスタＴｒ２のゲートに
は前記基準電圧Ｖref が供給され、ドレインは前記出力
端２３に接続されている。前記基準電圧Ｖref はトラン
ジスタＴｒ２の閾値電圧よりも十分大きな電圧とされて
おり、トランジスタＴｒ２は常時オン状態とされてい
る。
２n の構成を示すものである。これら電流源セル２２1,
２２2 〜２２n は、例えばｎチャネルＭＯＳトランジス
タＴｒ１、Ｔｒ２、および定電流源Ｉ0 によって構成さ
れている。即ち、トランジスタＴｒ１のゲートには制御
信号Ｖinが供給される。このトランジスタＴｒ１のソー
スと接地間には定電流源Ｉ0 が接続されている。前記ト
ランジスタＴｒ１のドレインにはトランジスタＴｒ２の
ソースが接続され、このトランジスタＴｒ２のゲートに
は前記基準電圧Ｖref が供給され、ドレインは前記出力
端２３に接続されている。前記基準電圧Ｖref はトラン
ジスタＴｒ２の閾値電圧よりも十分大きな電圧とされて
おり、トランジスタＴｒ２は常時オン状態とされてい
る。
【００１８】また、トランジスタＴｒ１のゲート、ドレ
イン相互間には寄生容量Ｃs1が存在し、ゲート、ソース
相互間には寄生容量Ｃs2が存在する。さらに、トランジ
スタＴｒ２のゲート、ドレイン相互間には寄生容量Ｃs3
が存在し、ゲート、ソース相互間には寄生容量Ｃs4が存
在する。上記構成において、図３を参照して、制御信号
Ｖinが低レベル（ＶinL ）から高レベル（ＶinH ）に変
化した場合の動作について説明する。
イン相互間には寄生容量Ｃs1が存在し、ゲート、ソース
相互間には寄生容量Ｃs2が存在する。さらに、トランジ
スタＴｒ２のゲート、ドレイン相互間には寄生容量Ｃs3
が存在し、ゲート、ソース相互間には寄生容量Ｃs4が存
在する。上記構成において、図３を参照して、制御信号
Ｖinが低レベル（ＶinL ）から高レベル（ＶinH ）に変
化した場合の動作について説明する。
【００１９】時間Ｔ１において、制御信号Ｖinの電位は
低レベルであり、トランジスタＴｒ１はオフ状態とされ
ている。このとき、トランジスタＴｒ２は導通されてお
り、トランジスタＴｒ１とＴｒ２の接続点Ｘの電位をＶ
x とすると、この電位はＶxHであり、寄生容量Ｃs1、Ｃ
s4には電荷Ｑ１、Ｑ４が充電される。これら電荷Ｑ１、
Ｑ４は次のように表される。 Ｑ１＝Ｃs1（ＶxH−ＶinL ） Ｑ４＝Ｃs4（Ｖref −Ｖx ）
低レベルであり、トランジスタＴｒ１はオフ状態とされ
ている。このとき、トランジスタＴｒ２は導通されてお
り、トランジスタＴｒ１とＴｒ２の接続点Ｘの電位をＶ
x とすると、この電位はＶxHであり、寄生容量Ｃs1、Ｃ
s4には電荷Ｑ１、Ｑ４が充電される。これら電荷Ｑ１、
Ｑ４は次のように表される。 Ｑ１＝Ｃs1（ＶxH−ＶinL ） Ｑ４＝Ｃs4（Ｖref −Ｖx ）
【００２０】次に、時間Ｔ２となり、制御信号Ｖinが低
レベル（ＶinL ）から高レベル（ＶinH ）に変化した場
合、寄生容量Ｃs1、Ｃs4に充電された電荷はＱ１、Ｑ４
のままであるため、接続点Ｘの電位Ｖx はＶxLから高レ
ベルのＶxHに遷移するが、寄生容量Ｃs3に充電されてい
る電荷は時間Ｔ１と変わらず、しかも、基準電圧Ｖref
は一定であるため、出力端２３の電位は変化しない。
レベル（ＶinL ）から高レベル（ＶinH ）に変化した場
合、寄生容量Ｃs1、Ｃs4に充電された電荷はＱ１、Ｑ４
のままであるため、接続点Ｘの電位Ｖx はＶxLから高レ
ベルのＶxHに遷移するが、寄生容量Ｃs3に充電されてい
る電荷は時間Ｔ１と変わらず、しかも、基準電圧Ｖref
は一定であるため、出力端２３の電位は変化しない。
【００２１】次に、時間Ｔ３となると、制御信号Ｖinが
トランジスタＴｒ１の閾値電圧を越えるため、トランジ
スタＴｒ１はオンとなり、接続点Ｘの電位Ｖx はＶxLに
遷移し、寄生容量Ｃs1、Ｃs4に充電された電荷はＱ１、
Ｑ４放電される。
トランジスタＴｒ１の閾値電圧を越えるため、トランジ
スタＴｒ１はオンとなり、接続点Ｘの電位Ｖx はＶxLに
遷移し、寄生容量Ｃs1、Ｃs4に充電された電荷はＱ１、
Ｑ４放電される。
【００２２】この後、時間Ｔ４となると、接続点Ｘの電
位Ｖx が低下することにより、電位（Ｖref −Ｖx ）が
トランジスタＴｒ２の閾値電圧を越える。したがって、
トランジスタＴｒ２はオンとなり、電流が流れだして、
出力端２３の電位は所望の電圧ＶoutLへ遷移し始める。
さらに、時間Ｔ５では、制御信号Ｖin、接続点Ｘの電位
Ｖx 、出力端２３の電位はそれぞれ安定した状態とな
る。
位Ｖx が低下することにより、電位（Ｖref −Ｖx ）が
トランジスタＴｒ２の閾値電圧を越える。したがって、
トランジスタＴｒ２はオンとなり、電流が流れだして、
出力端２３の電位は所望の電圧ＶoutLへ遷移し始める。
さらに、時間Ｔ５では、制御信号Ｖin、接続点Ｘの電位
Ｖx 、出力端２３の電位はそれぞれ安定した状態とな
る。
【００２３】上記実施例によれば、制御信号Ｖinによっ
て制御されるトランジスタＴｒ１と直列に、基準電圧Ｖ
ref によって制御され、常時オン状態とされたトランジ
スタＴｒ２を接続している。したがって、トランジスタ
Ｔｒ１の寄生容量Ｃs1の影響を除去することができ、ト
ランジスタＴｒ１のスイッチング時における出力電圧の
歪みを防止できる。また、スイッチング時に接続点Ｘの
電位Ｖx が最も高レベルになったときの電圧をＶxHH と
すると、予め基準電圧Ｖref の電位を、 Ｖref ＞トランジスタＴｒ２の閾値電圧＋ＶxHH
て制御されるトランジスタＴｒ１と直列に、基準電圧Ｖ
ref によって制御され、常時オン状態とされたトランジ
スタＴｒ２を接続している。したがって、トランジスタ
Ｔｒ１の寄生容量Ｃs1の影響を除去することができ、ト
ランジスタＴｒ１のスイッチング時における出力電圧の
歪みを防止できる。また、スイッチング時に接続点Ｘの
電位Ｖx が最も高レベルになったときの電圧をＶxHH と
すると、予め基準電圧Ｖref の電位を、 Ｖref ＞トランジスタＴｒ２の閾値電圧＋ＶxHH
【００２４】と設定しておくことにより、トランジスタ
Ｔｒ２は常時オン状態であり、出力端２３の出力電流Ｉ
out はトランジスタＴｒ１がオン状態となったとき（時
間Ｔ３）で遷移し始める。したがって、出力端２３にア
ナログ電流を速く出力することができるため、この実施
例のＤ／Ａコンバータは従来のＤ／Ａコンバータと同等
の変換速度を保つことができる。
Ｔｒ２は常時オン状態であり、出力端２３の出力電流Ｉ
out はトランジスタＴｒ１がオン状態となったとき（時
間Ｔ３）で遷移し始める。したがって、出力端２３にア
ナログ電流を速く出力することができるため、この実施
例のＤ／Ａコンバータは従来のＤ／Ａコンバータと同等
の変換速度を保つことができる。
【００２５】なお、上記実施例においては、ＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２をｎチャネルトランジスタによ
って構成したが、図４に示すごとく、ｐチャネルトラン
ジスタＴｒ３、Ｔｒ４によって構成することも可能であ
る。この場合、定電流源Ｉ0の一端は、電源ＶDDに接続
される。
ンジスタＴｒ１、Ｔｒ２をｎチャネルトランジスタによ
って構成したが、図４に示すごとく、ｐチャネルトラン
ジスタＴｒ３、Ｔｒ４によって構成することも可能であ
る。この場合、定電流源Ｉ0の一端は、電源ＶDDに接続
される。
【００２６】図５は、この発明の第２の実施例を示すも
のである。デコーダ３１はディジタル入力信号Ｄ0,Ｄ1
〜Ｄm を制御信号Ｖin1 、 /Ｖin1 、Ｖin2 、 /Ｖin2
〜Ｖinn 、 /Ｖinn （以下、逆相の信号は符号の前に"
/" を付して記す）に変換するものである。電流源セル
３２1,３２2〜３２n には、それぞれ制御信号Ｖin1 、/
Ｖin1 、Ｖin2 、 /Ｖin2 〜Ｖinn 、 /Ｖinn および基
準電圧Ｖref が接続されている。これら電流源セル３２
1,３２2 〜３２n の２つ出力端はそれぞれ出力端３３、
３４に接続され、この出力端３３、３４はそれぞれ抵抗
Ｒ１、Ｒ２を介して電源ＶDDに接続されている。
のである。デコーダ３１はディジタル入力信号Ｄ0,Ｄ1
〜Ｄm を制御信号Ｖin1 、 /Ｖin1 、Ｖin2 、 /Ｖin2
〜Ｖinn 、 /Ｖinn （以下、逆相の信号は符号の前に"
/" を付して記す）に変換するものである。電流源セル
３２1,３２2〜３２n には、それぞれ制御信号Ｖin1 、/
Ｖin1 、Ｖin2 、 /Ｖin2 〜Ｖinn 、 /Ｖinn および基
準電圧Ｖref が接続されている。これら電流源セル３２
1,３２2 〜３２n の２つ出力端はそれぞれ出力端３３、
３４に接続され、この出力端３３、３４はそれぞれ抵抗
Ｒ１、Ｒ２を介して電源ＶDDに接続されている。
【００２７】図６は、前記電流源セル３２1,３２2 〜３
２n の構成を示すものである。これら電流源セル３２1,
３２2 〜３２n は、例えばｎチャネルＭＯＳトランジス
タＴｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３４および定電
流源Ｉ0 によって構成されている。すなわち、トランジ
スタＴｒ３１のゲートおよびトランジスタＴｒ３２のゲ
ートには制御信号Ｖinn 、 /Ｖinn がそれぞれ供給され
る。これらトランジスタＴｒ３１、Ｔｒ３２のソースと
接地間には定電流源Ｉ0 が接続されている。前記トラン
ジスタＴｒ３１、Ｔｒ３２のドレインには、トランジス
タＴｒ３３、Ｔｒ３４のソースがそれぞれ接続され、こ
れらトランジスタＴｒ３３、Ｔｒ３４のゲートには前記
基準電圧Ｖref がそれぞれ供給され、各ドレインは前記
出力端３３、３４に接続される。前記基準電圧Ｖref は
トランジスタＴｒ３３、Ｔｒ３４の閾値電圧よりも十分
大きな電圧とされており、トランジスタＴｒ３３、Ｔｒ
３４は常時オン状態とされている。
２n の構成を示すものである。これら電流源セル３２1,
３２2 〜３２n は、例えばｎチャネルＭＯＳトランジス
タＴｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３４および定電
流源Ｉ0 によって構成されている。すなわち、トランジ
スタＴｒ３１のゲートおよびトランジスタＴｒ３２のゲ
ートには制御信号Ｖinn 、 /Ｖinn がそれぞれ供給され
る。これらトランジスタＴｒ３１、Ｔｒ３２のソースと
接地間には定電流源Ｉ0 が接続されている。前記トラン
ジスタＴｒ３１、Ｔｒ３２のドレインには、トランジス
タＴｒ３３、Ｔｒ３４のソースがそれぞれ接続され、こ
れらトランジスタＴｒ３３、Ｔｒ３４のゲートには前記
基準電圧Ｖref がそれぞれ供給され、各ドレインは前記
出力端３３、３４に接続される。前記基準電圧Ｖref は
トランジスタＴｒ３３、Ｔｒ３４の閾値電圧よりも十分
大きな電圧とされており、トランジスタＴｒ３３、Ｔｒ
３４は常時オン状態とされている。
【００２８】上記構成において、制御信号Ｖinn 、 /Ｖ
innは互いに逆相の信号であるため、トランジスタＴｒ
３１、Ｔｒ３２はいずれかがオン状態となっている。し
たがって、電流源セル３２1,３２2 〜３２n の各定電流
源Ｉ0 は常時、前記出力端３３あるいは前記出力端３４
に接続されている。
innは互いに逆相の信号であるため、トランジスタＴｒ
３１、Ｔｒ３２はいずれかがオン状態となっている。し
たがって、電流源セル３２1,３２2 〜３２n の各定電流
源Ｉ0 は常時、前記出力端３３あるいは前記出力端３４
に接続されている。
【００２９】上記実施例によっても、第１の実施例と同
様の効果を得ることができる。しかも、この実施例の場
合、制御信号のオン、オフに係わらず、定電流源Ｉ0 に
常時電流が流れているため、トランジスタＴｒ３１、Ｔ
ｒ３２のスイッチング動作に対応して、即、出力電圧Ｖ
out あるいは /Ｖout を出力することができる。したが
って、図２、図４に示す回路に比べて高速に動作するこ
とが可能である。
様の効果を得ることができる。しかも、この実施例の場
合、制御信号のオン、オフに係わらず、定電流源Ｉ0 に
常時電流が流れているため、トランジスタＴｒ３１、Ｔ
ｒ３２のスイッチング動作に対応して、即、出力電圧Ｖ
out あるいは /Ｖout を出力することができる。したが
って、図２、図４に示す回路に比べて高速に動作するこ
とが可能である。
【００３０】図７は、この発明の第３の実施例を示すも
のである。デコーダ４１ａはディジタル入力信号Ｄ0,Ｄ
1,Ｄ2,Ｄ3 の下位２ビットＤ0,Ｄ1 をデコードし、デコ
ーダ４１ｂはディジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 の上
位２ビットをデコードする。これらデコーダ４１ａ、４
１ｂから前記ディジタル入力信号Ｄ0 、Ｄ1 、Ｄ2 、Ｄ
3 に応じた制御信号が出力される。これらデコーダ４１
ａ、４１ｂには、行方向、列方向にマトリクス状に配設
された電流源セル４２1,４２2 〜４２15が接続されてお
り、これら電流源セル４２1,４２2 〜４２15はデコーダ
４１ａ、４１ｂから出力される制御信号によって選択さ
れる。これら電流源セル４２1,４２2 〜４２15には、基
準電圧Ｖref がそれぞれ接続され、さらに、これら電流
源セル４２1,４２2 〜４２15の出力端は出力端４３に接
続されている。この出力端４３は抵抗Ｒを介して電源Ｖ
DDに接続されている。
のである。デコーダ４１ａはディジタル入力信号Ｄ0,Ｄ
1,Ｄ2,Ｄ3 の下位２ビットＤ0,Ｄ1 をデコードし、デコ
ーダ４１ｂはディジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 の上
位２ビットをデコードする。これらデコーダ４１ａ、４
１ｂから前記ディジタル入力信号Ｄ0 、Ｄ1 、Ｄ2 、Ｄ
3 に応じた制御信号が出力される。これらデコーダ４１
ａ、４１ｂには、行方向、列方向にマトリクス状に配設
された電流源セル４２1,４２2 〜４２15が接続されてお
り、これら電流源セル４２1,４２2 〜４２15はデコーダ
４１ａ、４１ｂから出力される制御信号によって選択さ
れる。これら電流源セル４２1,４２2 〜４２15には、基
準電圧Ｖref がそれぞれ接続され、さらに、これら電流
源セル４２1,４２2 〜４２15の出力端は出力端４３に接
続されている。この出力端４３は抵抗Ｒを介して電源Ｖ
DDに接続されている。
【００３１】上記構成において、ディジタル入力信号Ｄ
0,Ｄ1,Ｄ2,Ｄ3 がオール“０”の場合、電流源セル４２
1,４２2 〜４２15は選択されず、ディジタル入力信号Ｄ
0,Ｄ1,Ｄ2,Ｄ3 が順次増加するに従って、電流源セル４
２1,４２2,４２3,４２4 〜４２15の順に選択される。
0,Ｄ1,Ｄ2,Ｄ3 がオール“０”の場合、電流源セル４２
1,４２2 〜４２15は選択されず、ディジタル入力信号Ｄ
0,Ｄ1,Ｄ2,Ｄ3 が順次増加するに従って、電流源セル４
２1,４２2,４２3,４２4 〜４２15の順に選択される。
【００３２】図８は、前記電流源セル４２1,４２2 〜４
２15の構成を示すものである。これら電流源セル４２1,
４２2 〜４２15は、例えばｎチャネルＭＯＳトランジス
タＴｒ４１〜Ｔｒ４４、および定電流源Ｉ0 によって構
成され、デコーダ４１ａ、４１ｂから出力される制御信
号に応じて選択され得る構成とされている。即ち、トラ
ンジスタＴｒ４１のソースはＴｒ４２のドレインに接続
され、これらトランジスタＴｒ４１、Ｔｒ４２の直列回
路にトランジスタＴｒ４３が並列接続されている。この
トランジスタＴｒ４１のゲートには、デコーダ４１ａか
ら出力される制御信号Ｖin1 が供給され、トランジスタ
Ｔｒ４２、Ｔｒ４３のゲートには、デコーダ４１ｂから
出力される制御信号Ｖin2 、Ｖin3 がそれぞれ供給され
る。これらトランジスタＴｒ４２、Ｔｒ４３のソースと
接地間には定電流源Ｉ0 が接続されている。また、トラ
ンジスタＴｒ４１、Ｔｒ４３のドレインにはトランジス
タＴｒ４４のソースが接続されている。このトランジス
タＴｒ４４のゲートには前記基準電圧Ｖref が供給さ
れ、ドレインは前記出力端４３に接続されている。前記
基準電圧Ｖref はトランジスタＴｒ４４の閾値電圧より
も十分大きな電圧とされており、トランジスタＴｒ４４
は常時オン状態とされている。
２15の構成を示すものである。これら電流源セル４２1,
４２2 〜４２15は、例えばｎチャネルＭＯＳトランジス
タＴｒ４１〜Ｔｒ４４、および定電流源Ｉ0 によって構
成され、デコーダ４１ａ、４１ｂから出力される制御信
号に応じて選択され得る構成とされている。即ち、トラ
ンジスタＴｒ４１のソースはＴｒ４２のドレインに接続
され、これらトランジスタＴｒ４１、Ｔｒ４２の直列回
路にトランジスタＴｒ４３が並列接続されている。この
トランジスタＴｒ４１のゲートには、デコーダ４１ａか
ら出力される制御信号Ｖin1 が供給され、トランジスタ
Ｔｒ４２、Ｔｒ４３のゲートには、デコーダ４１ｂから
出力される制御信号Ｖin2 、Ｖin3 がそれぞれ供給され
る。これらトランジスタＴｒ４２、Ｔｒ４３のソースと
接地間には定電流源Ｉ0 が接続されている。また、トラ
ンジスタＴｒ４１、Ｔｒ４３のドレインにはトランジス
タＴｒ４４のソースが接続されている。このトランジス
タＴｒ４４のゲートには前記基準電圧Ｖref が供給さ
れ、ドレインは前記出力端４３に接続されている。前記
基準電圧Ｖref はトランジスタＴｒ４４の閾値電圧より
も十分大きな電圧とされており、トランジスタＴｒ４４
は常時オン状態とされている。
【００３３】上記構成によっても、トランジスタＴｒ４
１、Ｔｒ４２、Ｔｒ４３のスイッチング時における出力
電圧の歪みを防止できる。しかも、電流源セルをマトリ
クス状に配設した場合において、デコーダ４１ａ、４１
ｂから出力される制御信号に応じて、電流源セルを選択
することができる。
１、Ｔｒ４２、Ｔｒ４３のスイッチング時における出力
電圧の歪みを防止できる。しかも、電流源セルをマトリ
クス状に配設した場合において、デコーダ４１ａ、４１
ｂから出力される制御信号に応じて、電流源セルを選択
することができる。
【００３４】図９は、この発明の第４の実施例を示すも
のである。デコーダ５１ａはディジタル入力信号Ｄ0,Ｄ
1,Ｄ2,Ｄ3 の下位２ビットＤ0,Ｄ1 をデコードし、デコ
ーダ５１ｂはディジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 の上
位２ビットをデコードする。これらデコーダ５１ａ、５
１ｂから前記ディジタル入力信号Ｄ0 、Ｄ1 、Ｄ2 、Ｄ
3 に応じた制御信号が出力される。これらデコーダ５１
ａ、５１ｂには、行方向、列方向にマトリクス状に配設
された電流源セル５２1,５２2 〜５２15が接続されてお
り、これら電流源セル５２1,５２2 〜５２15はデコーダ
５１ａ、５１ｂから出力される制御信号によって選択さ
れる。これら電流源セル５２1,５２2 〜５２15には、基
準電圧Ｖref がそれぞれ接続され、さらに、これら電流
源セル５２1,５２2 〜５２15の出力端は出力端５３、５
４に接続されている。これら出力端５３、５４は抵抗Ｒ
１、Ｒ２を介して電源ＶDDに接続されている。
のである。デコーダ５１ａはディジタル入力信号Ｄ0,Ｄ
1,Ｄ2,Ｄ3 の下位２ビットＤ0,Ｄ1 をデコードし、デコ
ーダ５１ｂはディジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 の上
位２ビットをデコードする。これらデコーダ５１ａ、５
１ｂから前記ディジタル入力信号Ｄ0 、Ｄ1 、Ｄ2 、Ｄ
3 に応じた制御信号が出力される。これらデコーダ５１
ａ、５１ｂには、行方向、列方向にマトリクス状に配設
された電流源セル５２1,５２2 〜５２15が接続されてお
り、これら電流源セル５２1,５２2 〜５２15はデコーダ
５１ａ、５１ｂから出力される制御信号によって選択さ
れる。これら電流源セル５２1,５２2 〜５２15には、基
準電圧Ｖref がそれぞれ接続され、さらに、これら電流
源セル５２1,５２2 〜５２15の出力端は出力端５３、５
４に接続されている。これら出力端５３、５４は抵抗Ｒ
１、Ｒ２を介して電源ＶDDに接続されている。
【００３５】上記構成において、ディジタル入力信号Ｄ
0,Ｄ1,Ｄ2,Ｄ3 がオール“０”の場合、出力端５３に対
して電流源セル５２1,５２2 〜５２15は選択されず、デ
ィジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 が順次増加するに従
って、出力端５３に対して電流源セル５２1,５２2,５２
3,５２4 〜５２15の順に選択される。
0,Ｄ1,Ｄ2,Ｄ3 がオール“０”の場合、出力端５３に対
して電流源セル５２1,５２2 〜５２15は選択されず、デ
ィジタル入力信号Ｄ0,Ｄ1,Ｄ2,Ｄ3 が順次増加するに従
って、出力端５３に対して電流源セル５２1,５２2,５２
3,５２4 〜５２15の順に選択される。
【００３６】図１０は、前記電流源セル５２1,５２2 〜
５２15の構成を示すものである。これら電流源セル５２
1,５２2 〜５２15は、図６、図８に示す電流源セルの特
徴を兼ね備えている。
５２15の構成を示すものである。これら電流源セル５２
1,５２2 〜５２15は、図６、図８に示す電流源セルの特
徴を兼ね備えている。
【００３７】これら電流源セル５２1,５２2 〜５２15
は、例えばｎチャネルＭＯＳトランジスタＴｒ５１〜Ｔ
ｒ５８、および定電流源Ｉ0によって構成され、デコー
ダ５１ａ、５１ｂから出力される制御信号に応じて選択
され得る構成とされている。即ち、トランジスタＴｒ５
１のソースはＴｒ５２のドレインに接続され、これらト
ランジスタＴｒ５１、Ｔｒ５２の直列回路には、トラン
ジスタＴｒ５３が並列接続されている。トランジスタＴ
ｒ５２、Ｔｒ５３のソースと接地間には、定電流源Ｉ0
が接続されている。前記トランジスタＴｒ５１のゲート
には、デコーダ５１ａから出力される制御信号Ｖin1 が
供給され、トランジスタＴｒ５２、Ｔｒ５３のゲートに
は、デコーダ５１ｂから出力される制御信号Ｖin2,Ｖin
3 がそれぞれ供給される。
は、例えばｎチャネルＭＯＳトランジスタＴｒ５１〜Ｔ
ｒ５８、および定電流源Ｉ0によって構成され、デコー
ダ５１ａ、５１ｂから出力される制御信号に応じて選択
され得る構成とされている。即ち、トランジスタＴｒ５
１のソースはＴｒ５２のドレインに接続され、これらト
ランジスタＴｒ５１、Ｔｒ５２の直列回路には、トラン
ジスタＴｒ５３が並列接続されている。トランジスタＴ
ｒ５２、Ｔｒ５３のソースと接地間には、定電流源Ｉ0
が接続されている。前記トランジスタＴｒ５１のゲート
には、デコーダ５１ａから出力される制御信号Ｖin1 が
供給され、トランジスタＴｒ５２、Ｔｒ５３のゲートに
は、デコーダ５１ｂから出力される制御信号Ｖin2,Ｖin
3 がそれぞれ供給される。
【００３８】一方、トランジスタＴｒ５４、Ｔｒ５５は
並列接続されている。これらトランジスタＴｒ５４、Ｔ
ｒ５５のソースは前記定電流源Ｉ0 に接続され、両ドレ
インはトランジスタＴｒ５６のソースに接続されてい
る。前記トランジスタＴｒ５４のゲートにはデコーダ５
１ａから出力される制御信号 /Ｖin1 が供給され、トラ
ンジスタＴｒ５５、Ｔｒ５６のゲートにはデコーダ５１
ｂから出力される制御信号 /Ｖin2 、 /Ｖin3 がそれぞ
れ供給される。
並列接続されている。これらトランジスタＴｒ５４、Ｔ
ｒ５５のソースは前記定電流源Ｉ0 に接続され、両ドレ
インはトランジスタＴｒ５６のソースに接続されてい
る。前記トランジスタＴｒ５４のゲートにはデコーダ５
１ａから出力される制御信号 /Ｖin1 が供給され、トラ
ンジスタＴｒ５５、Ｔｒ５６のゲートにはデコーダ５１
ｂから出力される制御信号 /Ｖin2 、 /Ｖin3 がそれぞ
れ供給される。
【００３９】前記トランジスタＴｒ５１、Ｔｒ５３のド
レインには、トランジスタＴｒ５７のソースが接続され
ている。このトランジスタＴｒ５７のゲートには前記基
準電圧Ｖref が供給され、ドレインは前記出力端５３に
接続されている。また、前記トランジスタＴｒ５６のド
レインには、トランジスタＴｒ５８のソースが接続され
ている。このトランジスタＴｒ５８のゲートには前記基
準電圧Ｖref が供給され、ドレインは前記出力端５４に
接続されている。前記基準電圧Ｖref はトランジスタＴ
ｒ５７、Ｔｒ５８の閾値電圧よりも十分大きな電圧とさ
れており、トランジスタＴｒ５７、Ｔｒ５８は常時オン
状態とされている。
レインには、トランジスタＴｒ５７のソースが接続され
ている。このトランジスタＴｒ５７のゲートには前記基
準電圧Ｖref が供給され、ドレインは前記出力端５３に
接続されている。また、前記トランジスタＴｒ５６のド
レインには、トランジスタＴｒ５８のソースが接続され
ている。このトランジスタＴｒ５８のゲートには前記基
準電圧Ｖref が供給され、ドレインは前記出力端５４に
接続されている。前記基準電圧Ｖref はトランジスタＴ
ｒ５７、Ｔｒ５８の閾値電圧よりも十分大きな電圧とさ
れており、トランジスタＴｒ５７、Ｔｒ５８は常時オン
状態とされている。
【００４０】上記構成の電流源セルは、トランジスタＴ
ｒ５１〜Ｔｒ５６のスイッチング時における出力電圧の
歪みを防止できる。しかも、電流源セルをマトリクス状
に配設した場合において、デコーダ５１ａ、５１ｂから
出力される制御信号に応じて、電流源セルを選択するこ
とができる。
ｒ５１〜Ｔｒ５６のスイッチング時における出力電圧の
歪みを防止できる。しかも、電流源セルをマトリクス状
に配設した場合において、デコーダ５１ａ、５１ｂから
出力される制御信号に応じて、電流源セルを選択するこ
とができる。
【００４１】また、定電流源Ｉ0 は制御信号Ｖin1 〜Ｖ
in3、 /Ｖin1 〜 /Ｖin3 の状態に係わらず、常時電流
が流れている。したがって、トランジスタＴｒ５１〜Ｔ
ｒ５６のスイッチング動作に対応して、即、出力電圧Ｖ
out あるいは /Ｖout を出力することができるため、高
速動作が可能である。
in3、 /Ｖin1 〜 /Ｖin3 の状態に係わらず、常時電流
が流れている。したがって、トランジスタＴｒ５１〜Ｔ
ｒ５６のスイッチング動作に対応して、即、出力電圧Ｖ
out あるいは /Ｖout を出力することができるため、高
速動作が可能である。
【００４２】なお、図６、図８、図１０に示す電流源セ
ルはｎチャネルＭＯＳトランジスタにによって構成した
が、これに限らず、ｐチャネルＭＯＳトランジスタによ
って構成することも可能である。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
ルはｎチャネルＭＯＳトランジスタにによって構成した
が、これに限らず、ｐチャネルＭＯＳトランジスタによ
って構成することも可能である。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
【００４３】
【発明の効果】以上詳述したようにこの発明によれば、
スイッチングノイズの発生を抑え、出力波形の歪みを防
止することが可能なＤ／Ａコンバータを提供できる。
スイッチングノイズの発生を抑え、出力波形の歪みを防
止することが可能なＤ／Ａコンバータを提供できる。
【図１】この発明の第１の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図２】図１に示す電流源セルの構成例を示す回路図。
【図３】図２に示す電流源セルの動作を説明するために
示す波形図。
示す波形図。
【図４】電流源セルの変形例を示す回路図。
【図５】この発明の第２の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図６】図５に示す電流源セルの構成例を示す回路図。
【図７】この発明の第３の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図８】図７に示す電流源セルの構成例を示す回路図。
【図９】この発明の第４の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図１０】図９に示す電流源セルの構成例を示す回路
図。
図。
【図１１】従来の電流制御型Ｄ／Ａコンバータを示す構
成図。
成図。
【図１２】ディジタル入力信号と制御信号の関係を示す
図。
図。
【図１３】図１１に示す電流源セルの具体例を示す回路
図。
図。
【図１４】図１３に示す電流源セルの動作を説明するた
めに示す波形図。
めに示す波形図。
２１、３１、４１ａ、４１ｂ、５１ａ、５１ｂ…デコー
ダ、Ｄ0,Ｄ1 〜Ｄm…ディジタル入力信号、２２1,２２2
〜２２n 、３２1,３２2 〜３２n 、４２1,４２2 〜４
２15、５２1,５２2 〜５２15…電流源セル、Ｖinn、 /
Ｖinn …制御信号、Ｔｒ２、Ｔｒ１３、Ｔｒ１４、Ｔｒ
４４、Ｔｒ５７、Ｔｒ５８…トランジスタ、Ｖref …基
準電圧、Ｉ0 …定電流源。
ダ、Ｄ0,Ｄ1 〜Ｄm…ディジタル入力信号、２２1,２２2
〜２２n 、３２1,３２2 〜３２n 、４２1,４２2 〜４
２15、５２1,５２2 〜５２15…電流源セル、Ｖinn、 /
Ｖinn …制御信号、Ｔｒ２、Ｔｒ１３、Ｔｒ１４、Ｔｒ
４４、Ｔｒ５７、Ｔｒ５８…トランジスタ、Ｖref …基
準電圧、Ｉ0 …定電流源。
Claims (12)
- 【請求項１】 ディジタル入力信号に応じてデコーダか
ら出力される制御信号によりスイッチングされる第１の
トランジスタと、 この第１のトランジスタの電流通路の一端に接続された
定電流源と、 前記第１のトランジスタの電流通路の他端と出力端の相
互間に接続され、常時導通状態とされた第２のトランジ
スタとを具備したことを特徴とするＤ／Ａコンバータ。 - 【請求項２】 前記第２のトランジスタは、ゲートに第
２のトランジスタの閾値電圧より十分大きな基準電圧が
供給されていることを特徴とする請求項１記載のＤ／Ａ
コンバータ。 - 【請求項３】 ディジタル入力信号に応じてデコーダか
ら出力される正相、逆相の制御信号によりそれぞれスイ
ッチングされる第１、第２のトランジスタと、 これら第１、第２のトランジスタの電流通路の一端に共
通に接続された定電流源と、 前記第１、第２のトランジスタの電流通路の他端と第
１、第２の出力端の相互間にそれぞれ接続され、常時導
通状態とされた第３、第４のトランジスタとを具備した
ことを特徴とするＤ／Ａコンバータ。 - 【請求項４】 前記第３、第４のトランジスタは、ゲー
トに第３、第４のトランジスタの閾値電圧より十分大き
な基準電圧がそれぞれ供給されていることを特徴とする
請求項３記載のＤ／Ａコンバータ。 - 【請求項５】 電流通路が直列に接続され、ディジタル
入力信号に応じてデコーダから出力される行方向、列方
向の制御信号によりそれぞれスイッチングされる第１、
第２のトランジスタと、 これら第１、第２のトランジスタに並列接続され、前記
デコーダから出力される列方向の制御信号によりそれぞ
れスイッチングされる第３のトランジスタと、 前記第２、第３のトランジスタの電流通路の一端に共通
に接続された定電流源と、 前記第１、第３のトランジスタの電流通路の他端と出力
端の相互間に共通に接続され、常時導通状態とされた第
４のトランジスタとを具備したことを特徴とするＤ／Ａ
コンバータ。 - 【請求項６】 前記第４のトランジスタは、ゲートに第
４のトランジスタの閾値電圧より十分大きな基準電圧が
供給されていることを特徴とする請求項５記載のＤ／Ａ
コンバータ。 - 【請求項７】 電流通路が直列に接続され、ディジタル
入力信号に応じてデコーダから出力される行方向、列方
向の制御信号によりそれぞれスイッチングされる第１、
第２のトランジスタと、 これら第１、第２のトランジスタに並列接続され、前記
デコーダから出力される列方向の制御信号によりそれぞ
れスイッチングされる第３のトランジスタと、 前記第２、第３のトランジスタの電流通路の一端に共通
に接続された定電流源と、 前記第１、第３のトランジスタの電流通路の他端と第１
の出力端の相互間に共通に接続され、常時導通状態とさ
れた第４のトランジスタと、 電流通路が互いに並列接続され、前記デコーダから出力
される前記第１のトランジスタをスイッチングさせる行
方向の制御信号と逆相の制御信号、前記第２のトランジ
スタをスイッチングさせる列方向の制御信号と逆相の制
御信号によりそれぞれスイッチングされるとともに、電
流通路の一端が前記定電流源に共通に接続された第５、
第６のトランジスタと、 これら第５、第６のトランジスタの電流通路の他端に電
流通路の一端が共通に接続され、前記デコーダから出力
される前記第３のトランジスタをスイッチングさせる列
方向の制御信号と逆相の制御信号によりスイッチングさ
れる第７のトランジスタと、 この第７のトランジスタの電流通路の他端と第２の出力
端の相互間に接続され、常時導通状態とされた第８のト
ランジスタとを具備したことを特徴とするＤ／Ａコンバ
ータ。 - 【請求項８】 前記第４、第８のトランジスタは、ゲー
トに第４、第８のトランジスタの閾値電圧より十分大き
な基準電圧がそれぞれ供給されていることを特徴とする
請求項５記載のＤ／Ａコンバータ。 - 【請求項９】 行方向、列方向にマトリクス状に配置さ
れ、ディジタル入力信号に応じてデコーダから出力され
る行方向、列方向の制御信号に応じて選択され電流を出
力する複数の電流源セルを有し、 前記電流源セルは、 電流通路が直列に接続され、前記デコーダから出力され
る行方向、列方向の制御信号によりそれぞれスイッチン
グされる第１、第２のトランジスタと、 これら第１、第２のトランジスタに並列接続され、前記
デコーダから出力される列方向の制御信号によりそれぞ
れスイッチングされる第３のトランジスタと、 前記第２、第３のトランジスタの電流通路の一端に共通
に接続された定電流源と、 前記第１、第３のトランジスタの電流通路の他端と出力
端の相互間に共通に接続され、常時導通状態とされた第
４のトランジスタと を具備したことを特徴とするＤ／Ａ
コンバータ。 - 【請求項１０】 行方向、列方向にマトリクス状に配置
され、ディジタル入力信号に応じてデコーダから出力さ
れる行方向、列方向の制御信号に応じて選択され電流を
出力する複数の電流源セルを有し、 前記電流源セルは、 電流通路が直列に接続され、前記デコーダから出力され
る行方向、列方向の制御信号によりそれぞれスイッチン
グされる第１、第２のトランジスタと、 これら第１、第２のトランジスタに並列接続され、前記
デコーダから出力される列方向の制御信号によりそれぞ
れスイッチングされる第３のトランジスタと、 前記第２、第３のトランジスタの電流通路の一端に共通
に接続された定電流源と、 前記第１、第３のトランジスタの電流通路の他端と第１
の出力端の相互間に共通に接続され、常時導通状態とさ
れた第４のトランジスタと、 電流通路が互いに並列接続され、前記デコーダから出力
される前記第１のトランジスタをスイッチングさせる行
方向の制御信号と逆相の制御信号、前記第２のトランジ
スタをスイッチングさせる列方向の制御信号と逆相の制
御信号によりそれぞれスイッチングされるとともに、電
流通路の一端が前記定電流源に共通に接 続された第５、
第６のトランジスタと、 これら第５、第６のトランジスタの電流通路の他端に電
流通路の一端が共通に接続され、前記デコーダから出力
される前記第３のトランジスタをスイッチングさせる列
方向の制御信号と逆相の制御信号によりスイッチングさ
れる第７のトランジスタと、 この第７のトランジスタの電流通路の他端と第２の出力
端の相互間に接続され、常時導通状態とされた第８のト
ランジスタと を具備したことを特徴とするＤ／Ａコンバ
ータ。 - 【請求項１１】 前記出力端には電源が接続されている
ことを特徴とする請求項１、５、９のいずれかに記載の
Ｄ／Ａコンバータ。 - 【請求項１２】 前記第１、第２の出力端には電源がそ
れぞれ接続されていることを特徴とする請求項３、７、
１０のいずれかに記載のＤ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075209A JP2573427B2 (ja) | 1991-04-08 | 1991-04-08 | Ｄ／ａコンバータ |
| US07/845,652 US5254994A (en) | 1991-03-06 | 1992-03-04 | Current source cell use in current segment type D and A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075209A JP2573427B2 (ja) | 1991-04-08 | 1991-04-08 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04310020A JPH04310020A (ja) | 1992-11-02 |
| JP2573427B2 true JP2573427B2 (ja) | 1997-01-22 |
Family
ID=13569581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075209A Expired - Fee Related JP2573427B2 (ja) | 1991-03-06 | 1991-04-08 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたｄ／ａコンバータ |
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| JP2861843B2 (ja) * | 1994-12-28 | 1999-02-24 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| JPH08335881A (ja) * | 1995-06-06 | 1996-12-17 | Mitsubishi Electric Corp | 相補型電流源回路 |
| JP5651627B2 (ja) * | 2012-03-22 | 2015-01-14 | 株式会社東芝 | Ｄａ変換器および無線通信装置 |
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Family Cites Families (4)
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|---|---|---|---|---|
| JPH02226915A (ja) * | 1989-02-28 | 1990-09-10 | Sony Corp | Ｄ／ａ変換回路 |
| JPH0777352B2 (ja) * | 1989-04-28 | 1995-08-16 | 三菱電機株式会社 | Ｄ―ａ変換器 |
| JPH0332223A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 出力回路 |
| JPH0376429A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | Ｄ／ａ変換器 |
-
1991
- 1991-04-08 JP JP3075209A patent/JP2573427B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173721A (ja) * | 2004-12-13 | 2006-06-29 | Toshiba Corp | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| US7321326B2 (en) | 2004-12-13 | 2008-01-22 | Kabushiki Kaisha Toshiba | Current source cell and D/A converter using the same |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
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| Publication number | Publication date |
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| JPH04310020A (ja) | 1992-11-02 |
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