JPH04310020A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH04310020A JPH04310020A JP7520991A JP7520991A JPH04310020A JP H04310020 A JPH04310020 A JP H04310020A JP 7520991 A JP7520991 A JP 7520991A JP 7520991 A JP7520991 A JP 7520991A JP H04310020 A JPH04310020 A JP H04310020A
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- transistors
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- 238000010586 diagram Methods 0.000 description 14
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 13
- 239000011159 matrix material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタル入
力信号に応じて、所望の電流あるいは電圧を出力端に出
力するＤ／Ａコンバータに関する。
力信号に応じて、所望の電流あるいは電圧を出力端に出
力するＤ／Ａコンバータに関する。
【０００２】
【従来の技術】図１１は、従来の電流制御型Ｄ／Ａコン
バータを示すものである。デコーダ１１はディジタル入
力信号Ｄ０，Ｄ１ 〜Ｄｍ を制御信号Ｖｉｎ１，Ｖｉ
ｎ２ 〜Ｖｉｎｎ に変換するものである。電流源セル
１２１，１２２ 〜１２ｎ は、それぞれ定電流源１２
ａ、および制御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎｎ
によって制御されるスイッチ回路１２ｂにより構成され
ている。これら電流源セル１２１，１２２ 〜１２ｎ
のスイッチ回路１２ｂは出力端１３に接続され、この出
力端１３は抵抗Ｒを介して電源ＶＤＤに接続されている
。
バータを示すものである。デコーダ１１はディジタル入
力信号Ｄ０，Ｄ１ 〜Ｄｍ を制御信号Ｖｉｎ１，Ｖｉ
ｎ２ 〜Ｖｉｎｎ に変換するものである。電流源セル
１２１，１２２ 〜１２ｎ は、それぞれ定電流源１２
ａ、および制御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎｎ
によって制御されるスイッチ回路１２ｂにより構成され
ている。これら電流源セル１２１，１２２ 〜１２ｎ
のスイッチ回路１２ｂは出力端１３に接続され、この出
力端１３は抵抗Ｒを介して電源ＶＤＤに接続されている
。
【０００３】上記構成において、ディジタル入力信号Ｄ
０，Ｄ１ 〜Ｄｍ を例えばバイナリーの４ビット（ｍ
＝３）とした場合、電流源セル１２１，１２２ 〜１２
ｎ は１５個となり、ディジタル入力信号Ｄ０，Ｄ１
〜Ｄｍ はデコーダ１１によって１５個の制御信号Ｖｉ
ｎ１，Ｖｉｎ２ 〜Ｖｉｎ１５に変換される。図１２は
ディジタル入力信号と制御信号の関係を示すものである
。ここで、抵抗Ｒの抵抗値は例えば１ｋΩ、電源ＶＤＤ
は例えば５Ｖ、定電流源１２ａの電流値Ｉ０ は例えば
１００μＡに設定される。この場合、ある制御信号Ｖｉ
ｎｘ ＝１のとき、これによって制御されるスイッチ回
路１２ｂがオンとなり、制御信号Ｖｉｎｘ ＝０のとき
、これによって制御されるスイッチ回路１２ｂがオフと
なる。このＤ／Ａコンバータの出力端１３から出力され
る電流Ｉｏｕｔ および電圧Ｖｏｕｔ は次のように表
され、ディジタル入力信号に応じたアナログ信号が出力
される。 Ｉｏｕｔ ＝（２３ Ｄ３ ＋２２ Ｄ２ ＋
２１ Ｄ１ ＋２０ Ｄ０ ）Ｉ０ Ｖｏｕｔ ＝Ｖ
ＤＤ−Ｒ｛ （２３ Ｄ３ ＋２２ Ｄ２ ＋２１ Ｄ
１ ＋２０ Ｄ０）Ｉ０ ｝
０，Ｄ１ 〜Ｄｍ を例えばバイナリーの４ビット（ｍ
＝３）とした場合、電流源セル１２１，１２２ 〜１２
ｎ は１５個となり、ディジタル入力信号Ｄ０，Ｄ１
〜Ｄｍ はデコーダ１１によって１５個の制御信号Ｖｉ
ｎ１，Ｖｉｎ２ 〜Ｖｉｎ１５に変換される。図１２は
ディジタル入力信号と制御信号の関係を示すものである
。ここで、抵抗Ｒの抵抗値は例えば１ｋΩ、電源ＶＤＤ
は例えば５Ｖ、定電流源１２ａの電流値Ｉ０ は例えば
１００μＡに設定される。この場合、ある制御信号Ｖｉ
ｎｘ ＝１のとき、これによって制御されるスイッチ回
路１２ｂがオンとなり、制御信号Ｖｉｎｘ ＝０のとき
、これによって制御されるスイッチ回路１２ｂがオフと
なる。このＤ／Ａコンバータの出力端１３から出力され
る電流Ｉｏｕｔ および電圧Ｖｏｕｔ は次のように表
され、ディジタル入力信号に応じたアナログ信号が出力
される。 Ｉｏｕｔ ＝（２３ Ｄ３ ＋２２ Ｄ２ ＋
２１ Ｄ１ ＋２０ Ｄ０ ）Ｉ０ Ｖｏｕｔ ＝Ｖ
ＤＤ−Ｒ｛ （２３ Ｄ３ ＋２２ Ｄ２ ＋２１ Ｄ
１ ＋２０ Ｄ０）Ｉ０ ｝
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
Ｄ／Ａコンバータに用いられる電流源セル１２１，１２
２〜１２ｎ は、図１３に示すごとく、前記スイッチ回
路１２ａとしてＭＯＳトランジスタＴｒが使用されてい
る。 この場合、ＭＯＳトランジスタＴｒにはゲートとドレイ
ンおよびソース間に寄生容量Ｃｓ１、Ｃｓ２がそれぞれ
存在する。つまり、出力端１３とＭＯＳトランジスタＴ
ｒのゲートとの間に寄生の容量Ｃｓ１が存在することと
なる。 このため、図１３に示すごとく、ディジタル入力信号Ｄ
０ 、Ｄ１ 〜Ｄｍ が例えばＤ０ ＝Ｄ１ ＝Ｄ２
＝Ｄ３ ＝０からＤ０ ＝Ｄ１ ＝Ｄ２ ＝Ｄ３ ＝１
に変化した場合、これに伴って制御信号Ｖｉｎ１，Ｖｉ
ｎ２ 〜Ｖｉｎ１５がオール“０”からオール“１”に
変化し、全てのＭＯＳトランジスタＴｒがオフ状態から
オン状態となる。したがって、出力電圧Ｖｏｕｔ は５
Ｖから３．５Ｖに降下する。
Ｄ／Ａコンバータに用いられる電流源セル１２１，１２
２〜１２ｎ は、図１３に示すごとく、前記スイッチ回
路１２ａとしてＭＯＳトランジスタＴｒが使用されてい
る。 この場合、ＭＯＳトランジスタＴｒにはゲートとドレイ
ンおよびソース間に寄生容量Ｃｓ１、Ｃｓ２がそれぞれ
存在する。つまり、出力端１３とＭＯＳトランジスタＴ
ｒのゲートとの間に寄生の容量Ｃｓ１が存在することと
なる。 このため、図１３に示すごとく、ディジタル入力信号Ｄ
０ 、Ｄ１ 〜Ｄｍ が例えばＤ０ ＝Ｄ１ ＝Ｄ２
＝Ｄ３ ＝０からＤ０ ＝Ｄ１ ＝Ｄ２ ＝Ｄ３ ＝１
に変化した場合、これに伴って制御信号Ｖｉｎ１，Ｖｉ
ｎ２ 〜Ｖｉｎ１５がオール“０”からオール“１”に
変化し、全てのＭＯＳトランジスタＴｒがオフ状態から
オン状態となる。したがって、出力電圧Ｖｏｕｔ は５
Ｖから３．５Ｖに降下する。
【０００５】しかし、電流源セル１２を構成するＭＯＳ
トランジスタＴｒには寄生容量Ｃｓ１が存在するため、
制御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎ１５が“０”か
ら“１”に変化した場合、出力電流Ｖｏｕｔ は、図１
４に示すごとく、一旦５Ｖ以上に上昇されてしまい、ス
イッチングノイズが発生する。このスイッチングノイズ
のレベルは同時にスイッチングするトランジスタが多い
程高くなる。したがって、分解能が大きい、すなわち、
ビット数が多いＤ／Ａコンバータ程スイッチングノイズ
が大きくなるという問題を有している。
トランジスタＴｒには寄生容量Ｃｓ１が存在するため、
制御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎ１５が“０”か
ら“１”に変化した場合、出力電流Ｖｏｕｔ は、図１
４に示すごとく、一旦５Ｖ以上に上昇されてしまい、ス
イッチングノイズが発生する。このスイッチングノイズ
のレベルは同時にスイッチングするトランジスタが多い
程高くなる。したがって、分解能が大きい、すなわち、
ビット数が多いＤ／Ａコンバータ程スイッチングノイズ
が大きくなるという問題を有している。
【０００６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、スイッチ
ングノイズの発生を抑え、出力波形の歪みを防止するこ
とが可能なＤ／Ａコンバータを提供しようとするもので
ある。
されたものであり、その目的とするところは、スイッチ
ングノイズの発生を抑え、出力波形の歪みを防止するこ
とが可能なＤ／Ａコンバータを提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、ディジタル入力信号に応じて
デコーダから出力される制御信号によりスイッチングさ
れる第１のトランジスタと、この第１のトランジスタの
電流通路の一端に接続された定電流源と、前記第１のト
ランジスタの電流通路の他端に接続され、常時導通状態
とされた第２のトランジスタとを設けている。また、前
記第２のトランジスタは、ゲートに第２のトランジスタ
の閾値電圧より十分大きな基準電圧が供給されている。
上記課題を解決するため、ディジタル入力信号に応じて
デコーダから出力される制御信号によりスイッチングさ
れる第１のトランジスタと、この第１のトランジスタの
電流通路の一端に接続された定電流源と、前記第１のト
ランジスタの電流通路の他端に接続され、常時導通状態
とされた第２のトランジスタとを設けている。また、前
記第２のトランジスタは、ゲートに第２のトランジスタ
の閾値電圧より十分大きな基準電圧が供給されている。
【０００８】さらに、この発明は、ディジタル入力信号
に応じてデコーダから出力される正相、逆相の制御信号
によりそれぞれスイッチングされる第１、第２のトラン
ジスタと、これら第１、第２のトランジスタの電流通路
の一端に共通に接続された定電流源と、前記第１、第２
のトランジスタの電流通路の他端にそれぞれ接続され、
常時導通状態とされた第３、第４のトランジスタとを設
けている。また、前記第３、第４のトランジスタは、ゲ
ートに第３、第４のトランジスタの閾値電圧より十分大
きな基準電圧が供給されている。
に応じてデコーダから出力される正相、逆相の制御信号
によりそれぞれスイッチングされる第１、第２のトラン
ジスタと、これら第１、第２のトランジスタの電流通路
の一端に共通に接続された定電流源と、前記第１、第２
のトランジスタの電流通路の他端にそれぞれ接続され、
常時導通状態とされた第３、第４のトランジスタとを設
けている。また、前記第３、第４のトランジスタは、ゲ
ートに第３、第４のトランジスタの閾値電圧より十分大
きな基準電圧が供給されている。
【０００９】さらに、この発明は、電流通路が直列に接
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第１
、第２のトランジスタに並列接続され、前記デコーダか
ら出力される列方向の制御信号によりそれぞれスイッチ
ングされる第３のトランジスタと、前記第２、第３のト
ランジスタの電流通路の一端に共通に接続された定電流
源と、前記第１、第３のトランジスタの電流通路の他端
に共通に接続され、常時導通状態とされた第４のトラン
ジスタとを設けている。また、前記第４のトランジスタ
は、ゲートに第４のトランジスタの閾値電圧より十分大
きな基準電圧が供給されている。
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第１
、第２のトランジスタに並列接続され、前記デコーダか
ら出力される列方向の制御信号によりそれぞれスイッチ
ングされる第３のトランジスタと、前記第２、第３のト
ランジスタの電流通路の一端に共通に接続された定電流
源と、前記第１、第３のトランジスタの電流通路の他端
に共通に接続され、常時導通状態とされた第４のトラン
ジスタとを設けている。また、前記第４のトランジスタ
は、ゲートに第４のトランジスタの閾値電圧より十分大
きな基準電圧が供給されている。
【００１０】さらに、この発明は、電流通路が直列に接
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第１
、第２のトランジスタに並列接続され、前記デコーダか
ら出力される列方向の制御信号によりそれぞれスイッチ
ングされる第３のトランジスタと、前記第２、第３のト
ランジスタの電流通路の一端に共通に接続された定電流
源と、前記第１、第３のトランジスタの電流通路の他端
に共通に接続され、常時導通状態とされた第４のトラン
ジスタと、電流通路が互いに並列接続され、前記デコー
ダから出力される前記第１のトランジスタをスイッチン
グさせる行方向の制御信号と逆相の制御信号、前記第２
のトランジスタをスイッチングさせる列方向の制御信号
と逆相の制御信号によりそれぞれスイッチングされると
ともに、電流通路の一端が前記定電流源に共通に接続さ
れた第５、第６のトランジスタと、これら第５、第６の
トランジスタの電流通路の他端に電流通路の一端が共通
に接続され、前記デコーダから出力される前記第３のト
ランジスタをスイッチングさせる列方向の制御信号と逆
相の制御信号によりスイッチングされる第７のトランジ
スタと、この第７のトランジスタの電流通路の他端およ
び第２の出力端間に接続され、常時導通状態とされた第
８のトランジスタとを設けている。また、前記第４、第
８のトランジスタは、ゲートに第４、第８のトランジス
タの閾値電圧より十分大きな基準電圧がそれぞれ供給さ
れている。
続され、ディジタル入力信号に応じてデコーダから出力
される行方向、列方向の制御信号によりそれぞれスイッ
チングされる第１、第２のトランジスタと、これら第１
、第２のトランジスタに並列接続され、前記デコーダか
ら出力される列方向の制御信号によりそれぞれスイッチ
ングされる第３のトランジスタと、前記第２、第３のト
ランジスタの電流通路の一端に共通に接続された定電流
源と、前記第１、第３のトランジスタの電流通路の他端
に共通に接続され、常時導通状態とされた第４のトラン
ジスタと、電流通路が互いに並列接続され、前記デコー
ダから出力される前記第１のトランジスタをスイッチン
グさせる行方向の制御信号と逆相の制御信号、前記第２
のトランジスタをスイッチングさせる列方向の制御信号
と逆相の制御信号によりそれぞれスイッチングされると
ともに、電流通路の一端が前記定電流源に共通に接続さ
れた第５、第６のトランジスタと、これら第５、第６の
トランジスタの電流通路の他端に電流通路の一端が共通
に接続され、前記デコーダから出力される前記第３のト
ランジスタをスイッチングさせる列方向の制御信号と逆
相の制御信号によりスイッチングされる第７のトランジ
スタと、この第７のトランジスタの電流通路の他端およ
び第２の出力端間に接続され、常時導通状態とされた第
８のトランジスタとを設けている。また、前記第４、第
８のトランジスタは、ゲートに第４、第８のトランジス
タの閾値電圧より十分大きな基準電圧がそれぞれ供給さ
れている。
【００１１】
【作用】この発明は、定電流源に接続され、デコーダか
ら出力される制御信号に応じてスイッチングされる第１
のトランジスタと直列に、常時導通された第２のトラン
ジスタを設けている。したがって、第２のトランジスタ
により、第１のトランジスタのスイッチング時に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。
ら出力される制御信号に応じてスイッチングされる第１
のトランジスタと直列に、常時導通された第２のトラン
ジスタを設けている。したがって、第２のトランジスタ
により、第１のトランジスタのスイッチング時に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。
【００１２】また、電流通路の一端が定電流源に共通に
接続され、デコーダから出力される正相、逆相の制御信
号によって導通制御される第１、第２のトランジスタの
電流通路の他端と第１、第２の出力端間に、常時導通さ
れた第３、第４のトランジスタをそれぞれ接続すること
により、第１、第２のトランジスタのスイッチング時に
発生する歪みを抑えることができ、出力波形の歪みを防
止することができる。しかも、第１、第２のトランジス
タはいずれかが導通されているため、定電流源は常時駆
動されている。したがって、第１、第２のトランジスタ
のスイッチングに応じて、高速に電圧を出力することが
できる。
接続され、デコーダから出力される正相、逆相の制御信
号によって導通制御される第１、第２のトランジスタの
電流通路の他端と第１、第２の出力端間に、常時導通さ
れた第３、第４のトランジスタをそれぞれ接続すること
により、第１、第２のトランジスタのスイッチング時に
発生する歪みを抑えることができ、出力波形の歪みを防
止することができる。しかも、第１、第２のトランジス
タはいずれかが導通されているため、定電流源は常時駆
動されている。したがって、第１、第２のトランジスタ
のスイッチングに応じて、高速に電圧を出力することが
できる。
【００１３】さらに、電流通路が直列接続され、デコー
ダから出力される行方向、列方向の制御信号によってス
イッチングされる第１、第２のトランジスタに、デコー
ダから出力される列方向の制御信号によってスイッチン
グされる第３のトランジスタを並列接続し、これら第２
、第３のトランジスタの電流通路の一端を定電流源に接
続し、電流通路の他端と出力端間に常時導通された第４
のトランジスタを接続することにより、第１乃至第３の
トランジスタのスイッチング時に発生する歪みを抑える
ことができ、出力波形の歪みを防止することができると
ともに、デコーダから出力される行方向、列方向の制御
信号に応じて、マトリクス状に配列された第１乃至第４
のトランジスタおよび定電流源によって構成された電流
源セルを選択することができる。
ダから出力される行方向、列方向の制御信号によってス
イッチングされる第１、第２のトランジスタに、デコー
ダから出力される列方向の制御信号によってスイッチン
グされる第３のトランジスタを並列接続し、これら第２
、第３のトランジスタの電流通路の一端を定電流源に接
続し、電流通路の他端と出力端間に常時導通された第４
のトランジスタを接続することにより、第１乃至第３の
トランジスタのスイッチング時に発生する歪みを抑える
ことができ、出力波形の歪みを防止することができると
ともに、デコーダから出力される行方向、列方向の制御
信号に応じて、マトリクス状に配列された第１乃至第４
のトランジスタおよび定電流源によって構成された電流
源セルを選択することができる。
【００１４】また、第１乃至第８のトランジスタと定電
流源によって構成された電流源セルは、デコーダから出
力される行方向、列方向の制御信号に応じて、第１乃至
第７のトランジスタがスイッチングされた場合に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。しかも、定電流源は常時駆動されている
ため、第１乃至第７のトランジスタのスイッチングに応
じて、高速に電圧を出力することができ、さらに、デコ
ーダから出力される行方向、列方向の制御信号に応じて
、マトリクス状に配列された電流源セルを確実に選択す
ることができる。
流源によって構成された電流源セルは、デコーダから出
力される行方向、列方向の制御信号に応じて、第１乃至
第７のトランジスタがスイッチングされた場合に発生す
る歪みを抑えることができ、出力波形の歪みを防止する
ことができる。しかも、定電流源は常時駆動されている
ため、第１乃至第７のトランジスタのスイッチングに応
じて、高速に電圧を出力することができ、さらに、デコ
ーダから出力される行方向、列方向の制御信号に応じて
、マトリクス状に配列された電流源セルを確実に選択す
ることができる。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
して説明する。
【００１６】図１は、この発明の第１の実施例に係わる
Ｄ／Ａコンバータを示すものである。デコーダ２１はデ
ィジタル入力信号Ｄ０，Ｄ１ 〜Ｄｍを制御信号Ｖｉｎ
１，Ｖｉｎ２ 〜Ｖｉｎｎ に変換するものである。電
流源セル２２１，２２２ 〜２２ｎ には、それぞれ制
御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎｎ および基準電
圧Ｖｒｅｆが接続されている。これら電流源セル２２１
，２２２ 〜２２ｎ の出力端は出力端２３に接続され
、この出力端２３は抵抗Ｒを介して電源ＶＤＤに接続さ
れている。
Ｄ／Ａコンバータを示すものである。デコーダ２１はデ
ィジタル入力信号Ｄ０，Ｄ１ 〜Ｄｍを制御信号Ｖｉｎ
１，Ｖｉｎ２ 〜Ｖｉｎｎ に変換するものである。電
流源セル２２１，２２２ 〜２２ｎ には、それぞれ制
御信号Ｖｉｎ１，Ｖｉｎ２ 〜Ｖｉｎｎ および基準電
圧Ｖｒｅｆが接続されている。これら電流源セル２２１
，２２２ 〜２２ｎ の出力端は出力端２３に接続され
、この出力端２３は抵抗Ｒを介して電源ＶＤＤに接続さ
れている。
【００１７】図２は、前記電流源セル２２１，２２２
〜２２ｎ の構成を示すものである。これら電流源セル
２２１，２２２ 〜２２ｎ は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ１、Ｔｒ２、および定電流源Ｉ０
によって構成されている。即ち、トランジスタＴｒ１の
ゲートには制御信号Ｖｉｎが供給される。このトランジ
スタＴｒ１のソースと接地間には定電流源Ｉ０ が接続
されている。前記トランジスタＴｒ１のドレインにはト
ランジスタＴｒ２のソースが接続され、このトランジス
タＴｒ２のゲートには前記基準電圧Ｖｒｅｆ が供給さ
れ、ドレインは前記出力端２３に接続されている。前記
基準電圧Ｖｒｅｆ はトランジスタＴｒ２の閾値電圧よ
りも十分大きな電圧とされており、トランジスタＴｒ２
は常時オン状態とされている。
〜２２ｎ の構成を示すものである。これら電流源セル
２２１，２２２ 〜２２ｎ は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ１、Ｔｒ２、および定電流源Ｉ０
によって構成されている。即ち、トランジスタＴｒ１の
ゲートには制御信号Ｖｉｎが供給される。このトランジ
スタＴｒ１のソースと接地間には定電流源Ｉ０ が接続
されている。前記トランジスタＴｒ１のドレインにはト
ランジスタＴｒ２のソースが接続され、このトランジス
タＴｒ２のゲートには前記基準電圧Ｖｒｅｆ が供給さ
れ、ドレインは前記出力端２３に接続されている。前記
基準電圧Ｖｒｅｆ はトランジスタＴｒ２の閾値電圧よ
りも十分大きな電圧とされており、トランジスタＴｒ２
は常時オン状態とされている。
【００１８】また、トランジスタＴｒ１のゲート、ドレ
イン相互間には寄生容量Ｃｓ１が存在し、ゲート、ソー
ス相互間には寄生容量Ｃｓ２が存在する。さらに、トラ
ンジスタＴｒ２のゲート、ドレイン相互間には寄生容量
Ｃｓ３が存在し、ゲート、ソース相互間には寄生容量Ｃ
ｓ４が存在する。上記構成において、図３を参照して、
制御信号Ｖｉｎが低レベル（ＶｉｎＬ ）から高レベル
（ＶｉｎＨ ）に変化した場合の動作について説明する
。
イン相互間には寄生容量Ｃｓ１が存在し、ゲート、ソー
ス相互間には寄生容量Ｃｓ２が存在する。さらに、トラ
ンジスタＴｒ２のゲート、ドレイン相互間には寄生容量
Ｃｓ３が存在し、ゲート、ソース相互間には寄生容量Ｃ
ｓ４が存在する。上記構成において、図３を参照して、
制御信号Ｖｉｎが低レベル（ＶｉｎＬ ）から高レベル
（ＶｉｎＨ ）に変化した場合の動作について説明する
。
【００１９】時間Ｔ１において、制御信号Ｖｉｎの電位
は低レベルであり、トランジスタＴｒ１はオフ状態とさ
れている。このとき、トランジスタＴｒ２は導通されて
おり、トランジスタＴｒ１とＴｒ２の接続点Ｘの電位を
Ｖｘ とすると、この電位はＶｘＨであり、寄生容量Ｃ
ｓ１、Ｃｓ４には電荷Ｑ１、Ｑ４が充電される。これら
電荷Ｑ１、Ｑ４は次のように表される。 Ｑ１＝Ｃｓ１（ＶｘＨ−ＶｉｎＬ ） Ｑ４＝Ｃｓ４（Ｖｒｅｆ −Ｖｘ ）
は低レベルであり、トランジスタＴｒ１はオフ状態とさ
れている。このとき、トランジスタＴｒ２は導通されて
おり、トランジスタＴｒ１とＴｒ２の接続点Ｘの電位を
Ｖｘ とすると、この電位はＶｘＨであり、寄生容量Ｃ
ｓ１、Ｃｓ４には電荷Ｑ１、Ｑ４が充電される。これら
電荷Ｑ１、Ｑ４は次のように表される。 Ｑ１＝Ｃｓ１（ＶｘＨ−ＶｉｎＬ ） Ｑ４＝Ｃｓ４（Ｖｒｅｆ −Ｖｘ ）
【００２０】次に、時間Ｔ２となり、制御信号Ｖｉｎが
低レベル（ＶｉｎＬ ）から高レベル（ＶｉｎＨ ）に
変化した場合、寄生容量Ｃｓ１、Ｃｓ４に充電された電
荷はＱ１、Ｑ４のままであるため、接続点Ｘの電位Ｖｘ
はＶｘＬから高レベルのＶｘＨに遷移するが、寄生容
量Ｃｓ３に充電されている電荷は時間Ｔ１と変わらず、
しかも、基準電圧Ｖｒｅｆ は一定であるため、出力端
２３の電位は変化しない。
低レベル（ＶｉｎＬ ）から高レベル（ＶｉｎＨ ）に
変化した場合、寄生容量Ｃｓ１、Ｃｓ４に充電された電
荷はＱ１、Ｑ４のままであるため、接続点Ｘの電位Ｖｘ
はＶｘＬから高レベルのＶｘＨに遷移するが、寄生容
量Ｃｓ３に充電されている電荷は時間Ｔ１と変わらず、
しかも、基準電圧Ｖｒｅｆ は一定であるため、出力端
２３の電位は変化しない。
【００２１】次に、時間Ｔ３となると、制御信号Ｖｉｎ
がトランジスタＴｒ１の閾値電圧を越えるため、トラン
ジスタＴｒ１はオンとなり、接続点Ｘの電位Ｖｘ はＶ
ｘＬに遷移し、寄生容量Ｃｓ１、Ｃｓ４に充電された電
荷はＱ１、Ｑ４放電される。
がトランジスタＴｒ１の閾値電圧を越えるため、トラン
ジスタＴｒ１はオンとなり、接続点Ｘの電位Ｖｘ はＶ
ｘＬに遷移し、寄生容量Ｃｓ１、Ｃｓ４に充電された電
荷はＱ１、Ｑ４放電される。
【００２２】この後、時間Ｔ４となると、接続点Ｘの電
位Ｖｘ が低下することにより、電位（Ｖｒｅｆ −Ｖ
ｘ ）がトランジスタＴｒ２の閾値電圧を越える。した
がって、トランジスタＴｒ２はオンとなり、電流が流れ
だして、出力端２３の電位は所望の電圧ＶｏｕｔＬへ遷
移し始める。 さらに、時間Ｔ５では、制御信号Ｖｉｎ、接続点Ｘの電
位Ｖｘ 、出力端２３の電位はそれぞれ安定した状態と
なる。
位Ｖｘ が低下することにより、電位（Ｖｒｅｆ −Ｖ
ｘ ）がトランジスタＴｒ２の閾値電圧を越える。した
がって、トランジスタＴｒ２はオンとなり、電流が流れ
だして、出力端２３の電位は所望の電圧ＶｏｕｔＬへ遷
移し始める。 さらに、時間Ｔ５では、制御信号Ｖｉｎ、接続点Ｘの電
位Ｖｘ 、出力端２３の電位はそれぞれ安定した状態と
なる。
【００２３】上記実施例によれば、制御信号Ｖｉｎによ
って制御されるトランジスタＴｒ１と直列に、基準電圧
Ｖｒｅｆ によって制御され、常時オン状態とされたト
ランジスタＴｒ２を接続している。したがって、トラン
ジスタＴｒ１の寄生容量Ｃｓ１の影響を除去することが
でき、トランジスタＴｒ１のスイッチング時における出
力電圧の歪みを防止できる。また、スイッチング時に接
続点Ｘの電位Ｖｘ が最も高レベルになったときの電圧
をＶｘＨＨ とすると、予め基準電圧Ｖｒｅｆ の電位
を、Ｖｒｅｆ ＞トランジスタＴｒ２の閾値電圧＋Ｖｘ
ＨＨ
って制御されるトランジスタＴｒ１と直列に、基準電圧
Ｖｒｅｆ によって制御され、常時オン状態とされたト
ランジスタＴｒ２を接続している。したがって、トラン
ジスタＴｒ１の寄生容量Ｃｓ１の影響を除去することが
でき、トランジスタＴｒ１のスイッチング時における出
力電圧の歪みを防止できる。また、スイッチング時に接
続点Ｘの電位Ｖｘ が最も高レベルになったときの電圧
をＶｘＨＨ とすると、予め基準電圧Ｖｒｅｆ の電位
を、Ｖｒｅｆ ＞トランジスタＴｒ２の閾値電圧＋Ｖｘ
ＨＨ
【００２４】と設定しておくことにより、トランジ
スタＴｒ２は常時オン状態であり、出力端２３の出力電
流Ｉｏｕｔ はトランジスタＴｒ１がオン状態となった
とき（時間Ｔ３）で遷移し始める。したがって、出力端
２３にアナログ電流を速く出力することができるため、
この実施例のＤ／Ａコンバータは従来のＤ／Ａコンバー
タと同等の変換速度を保つことができる。
スタＴｒ２は常時オン状態であり、出力端２３の出力電
流Ｉｏｕｔ はトランジスタＴｒ１がオン状態となった
とき（時間Ｔ３）で遷移し始める。したがって、出力端
２３にアナログ電流を速く出力することができるため、
この実施例のＤ／Ａコンバータは従来のＤ／Ａコンバー
タと同等の変換速度を保つことができる。
【００２５】なお、上記実施例においては、ＭＯＳトラ
ンジスタＴｒ１、Ｔｒ２をｎチャネルトランジスタによ
って構成したが、図４に示すごとく、ｐチャネルトラン
ジスタＴｒ３、Ｔｒ４によって構成することも可能であ
る。この場合、定電流源Ｉ０の一端は、電源ＶＤＤに接
続される。
ンジスタＴｒ１、Ｔｒ２をｎチャネルトランジスタによ
って構成したが、図４に示すごとく、ｐチャネルトラン
ジスタＴｒ３、Ｔｒ４によって構成することも可能であ
る。この場合、定電流源Ｉ０の一端は、電源ＶＤＤに接
続される。
【００２６】図５は、この発明の第２の実施例を示すも
のである。デコーダ３１はディジタル入力信号Ｄ０，Ｄ
１ 〜Ｄｍ を制御信号Ｖｉｎ１ 、 ／Ｖｉｎ１ 、
Ｖｉｎ２ 、 ／Ｖｉｎ２ 〜Ｖｉｎｎ 、 ／Ｖｉｎ
ｎ （以下、逆相の信号は符号の前に”／” を付して
記す）に変換するものである。電流源セル３２１，３２
２〜３２ｎ には、それぞれ制御信号Ｖｉｎ１ 、／Ｖ
ｉｎ１ 、Ｖｉｎ２ 、 ／Ｖｉｎ２ 〜Ｖｉｎｎ 、
／Ｖｉｎｎ および基準電圧Ｖｒｅｆ が接続されて
いる。これら電流源セル３２１，３２２ 〜３２ｎ の
２つ出力端はそれぞれ出力端３３、３４に接続され、こ
の出力端３３、３４はそれぞれ抵抗Ｒ１、Ｒ２を介して
電源ＶＤＤに接続されている。
のである。デコーダ３１はディジタル入力信号Ｄ０，Ｄ
１ 〜Ｄｍ を制御信号Ｖｉｎ１ 、 ／Ｖｉｎ１ 、
Ｖｉｎ２ 、 ／Ｖｉｎ２ 〜Ｖｉｎｎ 、 ／Ｖｉｎ
ｎ （以下、逆相の信号は符号の前に”／” を付して
記す）に変換するものである。電流源セル３２１，３２
２〜３２ｎ には、それぞれ制御信号Ｖｉｎ１ 、／Ｖ
ｉｎ１ 、Ｖｉｎ２ 、 ／Ｖｉｎ２ 〜Ｖｉｎｎ 、
／Ｖｉｎｎ および基準電圧Ｖｒｅｆ が接続されて
いる。これら電流源セル３２１，３２２ 〜３２ｎ の
２つ出力端はそれぞれ出力端３３、３４に接続され、こ
の出力端３３、３４はそれぞれ抵抗Ｒ１、Ｒ２を介して
電源ＶＤＤに接続されている。
【００２７】図６は、前記電流源セル３２１，３２２
〜３２ｎ の構成を示すものである。これら電流源セル
３２１，３２２ 〜３２ｎ は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３
４および定電流源Ｉ０ によって構成されている。すな
わち、トランジスタＴｒ３１のゲートおよびトランジス
タＴｒ３２のゲートには制御信号Ｖｉｎｎ 、 ／Ｖｉ
ｎｎ がそれぞれ供給される。これらトランジスタＴｒ
３１、Ｔｒ３２のソースと接地間には定電流源Ｉ０ が
接続されている。前記トランジスタＴｒ３１、Ｔｒ３２
のドレインには、トランジスタＴｒ３３、Ｔｒ３４のソ
ースがそれぞれ接続され、これらトランジスタＴｒ３３
、Ｔｒ３４のゲートには前記基準電圧Ｖｒｅｆ がそれ
ぞれ供給され、各ドレインは前記出力端３３、３４に接
続される。前記基準電圧Ｖｒｅｆ はトランジスタＴｒ
３３、Ｔｒ３４の閾値電圧よりも十分大きな電圧とされ
ており、トランジスタＴｒ３３、Ｔｒ３４は常時オン状
態とされている。
〜３２ｎ の構成を示すものである。これら電流源セル
３２１，３２２ 〜３２ｎ は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３
４および定電流源Ｉ０ によって構成されている。すな
わち、トランジスタＴｒ３１のゲートおよびトランジス
タＴｒ３２のゲートには制御信号Ｖｉｎｎ 、 ／Ｖｉ
ｎｎ がそれぞれ供給される。これらトランジスタＴｒ
３１、Ｔｒ３２のソースと接地間には定電流源Ｉ０ が
接続されている。前記トランジスタＴｒ３１、Ｔｒ３２
のドレインには、トランジスタＴｒ３３、Ｔｒ３４のソ
ースがそれぞれ接続され、これらトランジスタＴｒ３３
、Ｔｒ３４のゲートには前記基準電圧Ｖｒｅｆ がそれ
ぞれ供給され、各ドレインは前記出力端３３、３４に接
続される。前記基準電圧Ｖｒｅｆ はトランジスタＴｒ
３３、Ｔｒ３４の閾値電圧よりも十分大きな電圧とされ
ており、トランジスタＴｒ３３、Ｔｒ３４は常時オン状
態とされている。
【００２８】上記構成において、制御信号Ｖｉｎｎ 、
／Ｖｉｎｎは互いに逆相の信号であるため、トランジ
スタＴｒ３１、Ｔｒ３２はいずれかがオン状態となって
いる。したがって、電流源セル３２１，３２２ 〜３２
ｎ の各定電流源Ｉ０ は常時、前記出力端３３あるい
は前記出力端３４に接続されている。
／Ｖｉｎｎは互いに逆相の信号であるため、トランジ
スタＴｒ３１、Ｔｒ３２はいずれかがオン状態となって
いる。したがって、電流源セル３２１，３２２ 〜３２
ｎ の各定電流源Ｉ０ は常時、前記出力端３３あるい
は前記出力端３４に接続されている。
【００２９】上記実施例によっても、第１の実施例と同
様の効果を得ることができる。しかも、この実施例の場
合、制御信号のオン、オフに係わらず、定電流源Ｉ０
に常時電流が流れているため、トランジスタＴｒ３１、
Ｔｒ３２のスイッチング動作に対応して、即、出力電圧
Ｖｏｕｔ あるいは ／Ｖｏｕｔ を出力することがで
きる。したがって、図２、図４に示す回路に比べて高速
に動作することが可能である。
様の効果を得ることができる。しかも、この実施例の場
合、制御信号のオン、オフに係わらず、定電流源Ｉ０
に常時電流が流れているため、トランジスタＴｒ３１、
Ｔｒ３２のスイッチング動作に対応して、即、出力電圧
Ｖｏｕｔ あるいは ／Ｖｏｕｔ を出力することがで
きる。したがって、図２、図４に示す回路に比べて高速
に動作することが可能である。
【００３０】図７は、この発明の第３の実施例を示すも
のである。デコーダ４１ａはディジタル入力信号Ｄ０，
Ｄ１，Ｄ２，Ｄ３ の下位２ビットＤ０，Ｄ１ をデコ
ードし、デコーダ４１ｂはディジタル入力信号Ｄ０，Ｄ
１，Ｄ２，Ｄ３ の上位２ビットをデコードする。これ
らデコーダ４１ａ、４１ｂから前記ディジタル入力信号
Ｄ０ 、Ｄ１ 、Ｄ２ 、Ｄ３ に応じた制御信号が出
力される。これらデコーダ４１ａ、４１ｂには、行方向
、列方向にマトリクス状に配設された電流源セル４２１
，４２２ 〜４２１５が接続されており、これら電流源
セル４２１，４２２ 〜４２１５はデコーダ４１ａ、４
１ｂから出力される制御信号によって選択される。これ
ら電流源セル４２１，４２２ 〜４２１５には、基準電
圧Ｖｒｅｆ がそれぞれ接続され、さらに、これら電流
源セル４２１，４２２ 〜４２１５の出力端は出力端４
３に接続されている。この出力端４３は抵抗Ｒを介して
電源ＶＤＤに接続されている。
のである。デコーダ４１ａはディジタル入力信号Ｄ０，
Ｄ１，Ｄ２，Ｄ３ の下位２ビットＤ０，Ｄ１ をデコ
ードし、デコーダ４１ｂはディジタル入力信号Ｄ０，Ｄ
１，Ｄ２，Ｄ３ の上位２ビットをデコードする。これ
らデコーダ４１ａ、４１ｂから前記ディジタル入力信号
Ｄ０ 、Ｄ１ 、Ｄ２ 、Ｄ３ に応じた制御信号が出
力される。これらデコーダ４１ａ、４１ｂには、行方向
、列方向にマトリクス状に配設された電流源セル４２１
，４２２ 〜４２１５が接続されており、これら電流源
セル４２１，４２２ 〜４２１５はデコーダ４１ａ、４
１ｂから出力される制御信号によって選択される。これ
ら電流源セル４２１，４２２ 〜４２１５には、基準電
圧Ｖｒｅｆ がそれぞれ接続され、さらに、これら電流
源セル４２１，４２２ 〜４２１５の出力端は出力端４
３に接続されている。この出力端４３は抵抗Ｒを介して
電源ＶＤＤに接続されている。
【００３１】上記構成において、ディジタル入力信号Ｄ
０，Ｄ１，Ｄ２，Ｄ３ がオール“０”の場合、電流源
セル４２１，４２２ 〜４２１５は選択されず、ディジ
タル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３ が順次増加する
に従って、電流源セル４２１，４２２，４２３，４２４
〜４２１５の順に選択される。
０，Ｄ１，Ｄ２，Ｄ３ がオール“０”の場合、電流源
セル４２１，４２２ 〜４２１５は選択されず、ディジ
タル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３ が順次増加する
に従って、電流源セル４２１，４２２，４２３，４２４
〜４２１５の順に選択される。
【００３２】図８は、前記電流源セル４２１，４２２
〜４２１５の構成を示すものである。これら電流源セル
４２１，４２２ 〜４２１５は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ４１〜Ｔｒ４４、および定電流源Ｉ
０ によって構成され、デコーダ４１ａ、４１ｂから出
力される制御信号に応じて選択され得る構成とされてい
る。即ち、トランジスタＴｒ４１のソースはＴｒ４２の
ドレインに接続され、これらトランジスタＴｒ４１、Ｔ
ｒ４２の直列回路にトランジスタＴｒ４３が並列接続さ
れている。このトランジスタＴｒ４１のゲートには、デ
コーダ４１ａから出力される制御信号Ｖｉｎ１ が供給
され、トランジスタＴｒ４２、Ｔｒ４３のゲートには、
デコーダ４１ｂから出力される制御信号Ｖｉｎ２ 、Ｖ
ｉｎ３ がそれぞれ供給される。これらトランジスタＴ
ｒ４２、Ｔｒ４３のソースと接地間には定電流源Ｉ０
が接続されている。また、トランジスタＴｒ４１、Ｔｒ
４３のドレインにはトランジスタＴｒ４４のソースが接
続されている。このトランジスタＴｒ４４のゲートには
前記基準電圧Ｖｒｅｆ が供給され、ドレインは前記出
力端４３に接続されている。前記基準電圧Ｖｒｅｆ は
トランジスタＴｒ４４の閾値電圧よりも十分大きな電圧
とされており、トランジスタＴｒ４４は常時オン状態と
されている。
〜４２１５の構成を示すものである。これら電流源セル
４２１，４２２ 〜４２１５は、例えばｎチャネルＭＯ
ＳトランジスタＴｒ４１〜Ｔｒ４４、および定電流源Ｉ
０ によって構成され、デコーダ４１ａ、４１ｂから出
力される制御信号に応じて選択され得る構成とされてい
る。即ち、トランジスタＴｒ４１のソースはＴｒ４２の
ドレインに接続され、これらトランジスタＴｒ４１、Ｔ
ｒ４２の直列回路にトランジスタＴｒ４３が並列接続さ
れている。このトランジスタＴｒ４１のゲートには、デ
コーダ４１ａから出力される制御信号Ｖｉｎ１ が供給
され、トランジスタＴｒ４２、Ｔｒ４３のゲートには、
デコーダ４１ｂから出力される制御信号Ｖｉｎ２ 、Ｖ
ｉｎ３ がそれぞれ供給される。これらトランジスタＴ
ｒ４２、Ｔｒ４３のソースと接地間には定電流源Ｉ０
が接続されている。また、トランジスタＴｒ４１、Ｔｒ
４３のドレインにはトランジスタＴｒ４４のソースが接
続されている。このトランジスタＴｒ４４のゲートには
前記基準電圧Ｖｒｅｆ が供給され、ドレインは前記出
力端４３に接続されている。前記基準電圧Ｖｒｅｆ は
トランジスタＴｒ４４の閾値電圧よりも十分大きな電圧
とされており、トランジスタＴｒ４４は常時オン状態と
されている。
【００３３】上記構成によっても、トランジスタＴｒ４
１、Ｔｒ４２、Ｔｒ４３のスイッチング時における出力
電圧の歪みを防止できる。しかも、電流源セルをマトリ
クス状に配設した場合において、デコーダ４１ａ、４１
ｂから出力される制御信号に応じて、電流源セルを選択
することができる。
１、Ｔｒ４２、Ｔｒ４３のスイッチング時における出力
電圧の歪みを防止できる。しかも、電流源セルをマトリ
クス状に配設した場合において、デコーダ４１ａ、４１
ｂから出力される制御信号に応じて、電流源セルを選択
することができる。
【００３４】図９は、この発明の第４の実施例を示すも
のである。デコーダ５１ａはディジタル入力信号Ｄ０，
Ｄ１，Ｄ２，Ｄ３ の下位２ビットＤ０，Ｄ１ をデコ
ードし、デコーダ５１ｂはディジタル入力信号Ｄ０，Ｄ
１，Ｄ２，Ｄ３ の上位２ビットをデコードする。これ
らデコーダ５１ａ、５１ｂから前記ディジタル入力信号
Ｄ０ 、Ｄ１ 、Ｄ２ 、Ｄ３ に応じた制御信号が出
力される。これらデコーダ５１ａ、５１ｂには、行方向
、列方向にマトリクス状に配設された電流源セル５２１
，５２２ 〜５２１５が接続されており、これら電流源
セル５２１，５２２ 〜５２１５はデコーダ５１ａ、５
１ｂから出力される制御信号によって選択される。これ
ら電流源セル５２１，５２２ 〜５２１５には、基準電
圧Ｖｒｅｆ がそれぞれ接続され、さらに、これら電流
源セル５２１，５２２ 〜５２１５の出力端は出力端５
３、５４に接続されている。これら出力端５３、５４は
抵抗Ｒ１、Ｒ２を介して電源ＶＤＤに接続されている。
のである。デコーダ５１ａはディジタル入力信号Ｄ０，
Ｄ１，Ｄ２，Ｄ３ の下位２ビットＤ０，Ｄ１ をデコ
ードし、デコーダ５１ｂはディジタル入力信号Ｄ０，Ｄ
１，Ｄ２，Ｄ３ の上位２ビットをデコードする。これ
らデコーダ５１ａ、５１ｂから前記ディジタル入力信号
Ｄ０ 、Ｄ１ 、Ｄ２ 、Ｄ３ に応じた制御信号が出
力される。これらデコーダ５１ａ、５１ｂには、行方向
、列方向にマトリクス状に配設された電流源セル５２１
，５２２ 〜５２１５が接続されており、これら電流源
セル５２１，５２２ 〜５２１５はデコーダ５１ａ、５
１ｂから出力される制御信号によって選択される。これ
ら電流源セル５２１，５２２ 〜５２１５には、基準電
圧Ｖｒｅｆ がそれぞれ接続され、さらに、これら電流
源セル５２１，５２２ 〜５２１５の出力端は出力端５
３、５４に接続されている。これら出力端５３、５４は
抵抗Ｒ１、Ｒ２を介して電源ＶＤＤに接続されている。
【００３５】上記構成において、ディジタル入力信号Ｄ
０，Ｄ１，Ｄ２，Ｄ３ がオール“０”の場合、出力端
５３に対して電流源セル５２１，５２２ 〜５２１５は
選択されず、ディジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ
３ が順次増加するに従って、出力端５３に対して電流
源セル５２１，５２２，５２３，５２４ 〜５２１５の
順に選択される。
０，Ｄ１，Ｄ２，Ｄ３ がオール“０”の場合、出力端
５３に対して電流源セル５２１，５２２ 〜５２１５は
選択されず、ディジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ
３ が順次増加するに従って、出力端５３に対して電流
源セル５２１，５２２，５２３，５２４ 〜５２１５の
順に選択される。
【００３６】図１０は、前記電流源セル５２１，５２２
〜５２１５の構成を示すものである。これら電流源セ
ル５２１，５２２ 〜５２１５は、図６、図８に示す電
流源セルの特徴を兼ね備えている。
〜５２１５の構成を示すものである。これら電流源セ
ル５２１，５２２ 〜５２１５は、図６、図８に示す電
流源セルの特徴を兼ね備えている。
【００３７】これら電流源セル５２１，５２２ 〜５２
１５は、例えばｎチャネルＭＯＳトランジスタＴｒ５１
〜Ｔｒ５８、および定電流源Ｉ０によって構成され、デ
コーダ５１ａ、５１ｂから出力される制御信号に応じて
選択され得る構成とされている。即ち、トランジスタＴ
ｒ５１のソースはＴｒ５２のドレインに接続され、これ
らトランジスタＴｒ５１、Ｔｒ５２の直列回路には、ト
ランジスタＴｒ５３が並列接続されている。トランジス
タＴｒ５２、Ｔｒ５３のソースと接地間には、定電流源
Ｉ０ が接続されている。前記トランジスタＴｒ５１の
ゲートには、デコーダ５１ａから出力される制御信号Ｖ
ｉｎ１ が供給され、トランジスタＴｒ５２、Ｔｒ５３
のゲートには、デコーダ５１ｂから出力される制御信号
Ｖｉｎ２，Ｖｉｎ３ がそれぞれ供給される。
１５は、例えばｎチャネルＭＯＳトランジスタＴｒ５１
〜Ｔｒ５８、および定電流源Ｉ０によって構成され、デ
コーダ５１ａ、５１ｂから出力される制御信号に応じて
選択され得る構成とされている。即ち、トランジスタＴ
ｒ５１のソースはＴｒ５２のドレインに接続され、これ
らトランジスタＴｒ５１、Ｔｒ５２の直列回路には、ト
ランジスタＴｒ５３が並列接続されている。トランジス
タＴｒ５２、Ｔｒ５３のソースと接地間には、定電流源
Ｉ０ が接続されている。前記トランジスタＴｒ５１の
ゲートには、デコーダ５１ａから出力される制御信号Ｖ
ｉｎ１ が供給され、トランジスタＴｒ５２、Ｔｒ５３
のゲートには、デコーダ５１ｂから出力される制御信号
Ｖｉｎ２，Ｖｉｎ３ がそれぞれ供給される。
【００３８】一方、トランジスタＴｒ５４、Ｔｒ５５は
並列接続されている。これらトランジスタＴｒ５４、Ｔ
ｒ５５のソースは前記定電流源Ｉ０ に接続され、両ド
レインはトランジスタＴｒ５６のソースに接続されてい
る。前記トランジスタＴｒ５４のゲートにはデコーダ５
１ａから出力される制御信号 ／Ｖｉｎ１ が供給され
、トランジスタＴｒ５５、Ｔｒ５６のゲートにはデコー
ダ５１ｂから出力される制御信号 ／Ｖｉｎ２ 、 ／
Ｖｉｎ３ がそれぞれ供給される。
並列接続されている。これらトランジスタＴｒ５４、Ｔ
ｒ５５のソースは前記定電流源Ｉ０ に接続され、両ド
レインはトランジスタＴｒ５６のソースに接続されてい
る。前記トランジスタＴｒ５４のゲートにはデコーダ５
１ａから出力される制御信号 ／Ｖｉｎ１ が供給され
、トランジスタＴｒ５５、Ｔｒ５６のゲートにはデコー
ダ５１ｂから出力される制御信号 ／Ｖｉｎ２ 、 ／
Ｖｉｎ３ がそれぞれ供給される。
【００３９】前記トランジスタＴｒ５１、Ｔｒ５３のド
レインには、トランジスタＴｒ５７のソースが接続され
ている。このトランジスタＴｒ５７のゲートには前記基
準電圧Ｖｒｅｆ が供給され、ドレインは前記出力端５
３に接続されている。また、前記トランジスタＴｒ５６
のドレインには、トランジスタＴｒ５８のソースが接続
されている。このトランジスタＴｒ５８のゲートには前
記基準電圧Ｖｒｅｆ が供給され、ドレインは前記出力
端５４に接続されている。前記基準電圧Ｖｒｅｆ はト
ランジスタＴｒ５７、Ｔｒ５８の閾値電圧よりも十分大
きな電圧とされており、トランジスタＴｒ５７、Ｔｒ５
８は常時オン状態とされている。
レインには、トランジスタＴｒ５７のソースが接続され
ている。このトランジスタＴｒ５７のゲートには前記基
準電圧Ｖｒｅｆ が供給され、ドレインは前記出力端５
３に接続されている。また、前記トランジスタＴｒ５６
のドレインには、トランジスタＴｒ５８のソースが接続
されている。このトランジスタＴｒ５８のゲートには前
記基準電圧Ｖｒｅｆ が供給され、ドレインは前記出力
端５４に接続されている。前記基準電圧Ｖｒｅｆ はト
ランジスタＴｒ５７、Ｔｒ５８の閾値電圧よりも十分大
きな電圧とされており、トランジスタＴｒ５７、Ｔｒ５
８は常時オン状態とされている。
【００４０】上記構成の電流源セルは、トランジスタＴ
ｒ５１〜Ｔｒ５６のスイッチング時における出力電圧の
歪みを防止できる。しかも、電流源セルをマトリクス状
に配設した場合において、デコーダ５１ａ、５１ｂから
出力される制御信号に応じて、電流源セルを選択するこ
とができる。
ｒ５１〜Ｔｒ５６のスイッチング時における出力電圧の
歪みを防止できる。しかも、電流源セルをマトリクス状
に配設した場合において、デコーダ５１ａ、５１ｂから
出力される制御信号に応じて、電流源セルを選択するこ
とができる。
【００４１】また、定電流源Ｉ０ は制御信号Ｖｉｎ１
〜Ｖｉｎ３、 ／Ｖｉｎ１ 〜 ／Ｖｉｎ３ の状態
に係わらず、常時電流が流れている。したがって、トラ
ンジスタＴｒ５１〜Ｔｒ５６のスイッチング動作に対応
して、即、出力電圧Ｖｏｕｔ あるいは ／Ｖｏｕｔ
を出力することができるため、高速動作が可能である。
〜Ｖｉｎ３、 ／Ｖｉｎ１ 〜 ／Ｖｉｎ３ の状態
に係わらず、常時電流が流れている。したがって、トラ
ンジスタＴｒ５１〜Ｔｒ５６のスイッチング動作に対応
して、即、出力電圧Ｖｏｕｔ あるいは ／Ｖｏｕｔ
を出力することができるため、高速動作が可能である。
【００４２】なお、図６、図８、図１０に示す電流源セ
ルはｎチャネルＭＯＳトランジスタにによって構成した
が、これに限らず、ｐチャネルＭＯＳトランジスタによ
って構成することも可能である。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
ルはｎチャネルＭＯＳトランジスタにによって構成した
が、これに限らず、ｐチャネルＭＯＳトランジスタによ
って構成することも可能である。その他、この発明の要
旨を変えない範囲において、種々変形実施可能なことは
勿論である。
【００４３】
【発明の効果】以上詳述したようにこの発明によれば、
スイッチングノイズの発生を抑え、出力波形の歪みを防
止することが可能なＤ／Ａコンバータを提供できる。
スイッチングノイズの発生を抑え、出力波形の歪みを防
止することが可能なＤ／Ａコンバータを提供できる。
【図１】この発明の第１の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図２】図１に示す電流源セルの構成例を示す回路図。
【図３】図２に示す電流源セルの動作を説明するために
示す波形図。
示す波形図。
【図４】電流源セルの変形例を示す回路図。
【図５】この発明の第２の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図６】図５に示す電流源セルの構成例を示す回路図。
【図７】この発明の第３の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図８】図７に示す電流源セルの構成例を示す回路図。
【図９】この発明の第４の実施例に係わるＤ／Ａコンバ
ータを示す構成図。
ータを示す構成図。
【図１０】図９に示す電流源セルの構成例を示す回路図
。
。
【図１１】従来の電流制御型Ｄ／Ａコンバータを示す構
成図。
成図。
【図１２】ディジタル入力信号と制御信号の関係を示す
図。
図。
【図１３】図１１に示す電流源セルの具体例を示す回路
図。
図。
【図１４】図１３に示す電流源セルの動作を説明するた
めに示す波形図。
めに示す波形図。
２１、３１、４１ａ、４１ｂ、５１ａ、５１ｂ…デコー
ダ、Ｄ０，Ｄ１ 〜Ｄｍ…ディジタル入力信号、２２１
，２２２ 〜２２ｎ 、３２１，３２２ 〜３２ｎ 、
４２１，４２２ 〜４２１５、５２１，５２２ 〜５２
１５…電流源セル、Ｖｉｎｎ、 ／Ｖｉｎｎ …制御信
号、Ｔｒ２、Ｔｒ１３、Ｔｒ１４、Ｔｒ４４、Ｔｒ５７
、Ｔｒ５８…トランジスタ、Ｖｒｅｆ …基準電圧、Ｉ
０ …定電流源。
ダ、Ｄ０，Ｄ１ 〜Ｄｍ…ディジタル入力信号、２２１
，２２２ 〜２２ｎ 、３２１，３２２ 〜３２ｎ 、
４２１，４２２ 〜４２１５、５２１，５２２ 〜５２
１５…電流源セル、Ｖｉｎｎ、 ／Ｖｉｎｎ …制御信
号、Ｔｒ２、Ｔｒ１３、Ｔｒ１４、Ｔｒ４４、Ｔｒ５７
、Ｔｒ５８…トランジスタ、Ｖｒｅｆ …基準電圧、Ｉ
０ …定電流源。
Claims (8)
- 【請求項１】 ディジタル入力信号に応じてデコーダ
から出力される制御信号によりスイッチングされる第１
のトランジスタと、この第１のトランジスタの電流通路
の一端に接続された定電流源と、前記第１のトランジス
タの電流通路の他端に接続され、常時導通状態とされた
第２のトランジスタと、を具備したことを特徴とするＤ
／Ａコンバータ。 - 【請求項２】 前記第２のトランジスタは、ゲートに
第２のトランジスタの閾値電圧より十分大きな基準電圧
が供給されていることを特徴とする請求項１記載のＤ／
Ａコンバータ。 - 【請求項３】 ディジタル入力信号に応じてデコーダ
から出力される正相、逆相の制御信号によりそれぞれス
イッチングされる第１、第２のトランジスタと、これら
第１、第２のトランジスタの電流通路の一端に共通に接
続された定電流源と、前記第１、第２のトランジスタの
電流通路の他端にそれぞれ接続され、常時導通状態とさ
れた第３、第４のトランジスタと、を具備したことを特
徴とするＤ／Ａコンバータ。 - 【請求項４】 前記第３、第４のトランジスタは、ゲ
ートに第３、第４のトランジスタの閾値電圧より十分大
きな基準電圧がそれぞれ供給されていることを特徴とす
る請求項３記載のＤ／Ａコンバータ。 - 【請求項５】 電流通路が直列に接続され、ディジタ
ル入力信号に応じてデコーダから出力される行方向、列
方向の制御信号によりそれぞれスイッチングされる第１
、第２のトランジスタと、これら第１、第２のトランジ
スタに並列接続され、前記デコーダから出力される列方
向の制御信号によりそれぞれスイッチングされる第３の
トランジスタと、前記第２、第３のトランジスタの電流
通路の一端に共通に接続された定電流源と、前記第１、
第３のトランジスタの電流通路の他端に共通に接続され
、常時導通状態とされた第４のトランジスタと、を具備
したことを特徴とするＤ／Ａコンバータ。 - 【請求項６】 前記第４のトランジスタは、ゲートに
第４のトランジスタの閾値電圧より十分大きな基準電圧
が供給されていることを特徴とする請求項５記載のＤ／
Ａコンバータ。 - 【請求項７】 電流通路が直列に接続され、ディジタ
ル入力信号に応じてデコーダから出力される行方向、列
方向の制御信号によりそれぞれスイッチングされる第１
、第２のトランジスタと、これら第１、第２のトランジ
スタに並列接続され、前記デコーダから出力される列方
向の制御信号によりそれぞれスイッチングされる第３の
トランジスタと、前記第２、第３のトランジスタの電流
通路の一端に共通に接続された定電流源と、前記第１、
第３のトランジスタの電流通路の他端に共通に接続され
、常時導通状態とされた第４のトランジスタと、電流通
路が互いに並列接続され、前記デコーダから出力される
前記第１のトランジスタをスイッチングさせる行方向の
制御信号と逆相の制御信号、前記第２のトランジスタを
スイッチングさせる列方向の制御信号と逆相の制御信号
によりそれぞれスイッチングされるとともに、電流通路
の一端が前記定電流源に共通に接続された第５、第６の
トランジスタと、これら第５、第６のトランジスタの電
流通路の他端に電流通路の一端が共通に接続され、前記
デコーダから出力される前記第３のトランジスタをスイ
ッチングさせる列方向の制御信号と逆相の制御信号によ
りスイッチングされる第７のトランジスタと、この第７
のトランジスタの電流通路の他端および第２の出力端間
に接続され、常時導通状態とされた第８のトランジスタ
と、を具備したことを特徴とするＤ／Ａコンバータ。 - 【請求項８】 前記第４、第８のトランジスタは、ゲ
ートに第４、第８のトランジスタの閾値電圧より十分大
きな基準電圧がそれぞれ供給されていることを特徴とす
る請求項５記載のＤ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075209A JP2573427B2 (ja) | 1991-04-08 | 1991-04-08 | Ｄ／ａコンバータ |
| US07/845,652 US5254994A (en) | 1991-03-06 | 1992-03-04 | Current source cell use in current segment type D and A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3075209A JP2573427B2 (ja) | 1991-04-08 | 1991-04-08 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04310020A true JPH04310020A (ja) | 1992-11-02 |
| JP2573427B2 JP2573427B2 (ja) | 1997-01-22 |
Family
ID=13569581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3075209A Expired - Fee Related JP2573427B2 (ja) | 1991-03-06 | 1991-04-08 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573427B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186496A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | Ｄ／ａ変換装置 |
| US5633611A (en) * | 1995-06-06 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Complementary current source circuit |
| JP2013198042A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | Ｄａ変換器および無線通信装置 |
| JP2014138425A (ja) * | 2013-01-16 | 2014-07-28 | Freescale Semiconductor Inc | グリッチ・エネルギー・エラーを低減するための電流ステアリング源を有するデジタル−アナログ変換器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4537840B2 (ja) | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226915A (ja) * | 1989-02-28 | 1990-09-10 | Sony Corp | Ｄ／ａ変換回路 |
| JPH02288731A (ja) * | 1989-04-28 | 1990-11-28 | Mitsubishi Electric Corp | Ｄ―ａ変換器 |
| JPH0332223A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 出力回路 |
| JPH0376429A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | Ｄ／ａ変換器 |
-
1991
- 1991-04-08 JP JP3075209A patent/JP2573427B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186496A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | Ｄ／ａ変換装置 |
| JP2861843B2 (ja) * | 1994-12-28 | 1999-02-24 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| US5633611A (en) * | 1995-06-06 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Complementary current source circuit |
| JP2013198042A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | Ｄａ変換器および無線通信装置 |
| JP2014138425A (ja) * | 2013-01-16 | 2014-07-28 | Freescale Semiconductor Inc | グリッチ・エネルギー・エラーを低減するための電流ステアリング源を有するデジタル−アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573427B2 (ja) | 1997-01-22 |
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