JP2552461B2

JP2552461B2 - デジタル−アナログ変換器

Info

Publication number: JP2552461B2
Application number: JP61240181A
Authority: JP
Inventors: ジョン・マイケル・ウィンスン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-11-08
Filing date: 1986-10-08
Publication date: 1996-11-13
Anticipated expiration: 2011-11-13
Also published as: EP0226281B1; DE3683024D1; JPS62155623A; US4635038A; ATE70677T1; EP0226281A2; EP0226281A3

Description

【発明の詳細な説明】［発明の背景］この発明は一般にＲ−2Rのはしご状の回路網を有する
デジタル−アナログ変換器に関するものであって、特に
全く相補形金属酸化物半導体（CMOS）トランジスタから
なるＲ−2Rのはしご状の回路網を採用するデジタル−ア
ナログ変換器に関するものである。

デジタル−アナログ変換器とともに用いるには、等分
のはしご状アレイに配置される等しい値の抵抗器Ｒから
なるＲ−2Rのはしご状の回路網が一般に周知である。は
しご状のアレイの各セクションは直列に接続された２つ
の「Ｒ」要素の脚部または格を有し、そして格はしご状
セクション間の接続は次のはしご状のセクションに直列
に接続される単一の「Ｒ」要素を有する。別の単一
「Ｒ」要素もまた、最後の単一「Ｒ」要素と接地電位の
間に接続され、そしてはしご状アレイを終わらせる。こ
の配置の型は、最上位ビット（MSB）から最下位ビット
（LSB）まで行くとき、はしご状アレイの各ノードで等
しい並列「Ｒ」インピーダンスを提供する。こうして、
もし抵抗要素が等分の抵抗値であるなら、MSBの端部で
入力に与えられる基準電流は各はしご状ノードて等しく
分けられ、そのため各連続的な2Rのはしご状の格、すな
わち各ビットの出力電流はLSBに至るまで前のビットの
出力電流な２分の１になるであろう。等分の抵抗値およ
びノード電流分割はしたがって、はしご状アレイの各
「Ｒ」要素上の電圧降下は各連続的なはしご状セクショ
ンでも半分に減じられなくてはならないことを意味す
る。そのような従来の配列は図面の第１図に示される。

Von Sichart等の米国特許番号第4,336,527号では、
回路網のすべてのＲの要素が単一極性の、すなわち「ト
ライオード」動作領域内でバイアスされたＮチャネルま
たはＰチャネルのいずれかのMOSトランジスタによって
実現される、Ｒ−2Rはしご状回路網を利用するデジタル
−アナログ変換器が開示されている。単一極性のMOSト
ランジスタだけを使用することに関した主たる問題は、
デジタル入力信号をアナログ出力信号に変換するとき、
MOS「Ｒ」要素の他の抵抗係数によって誘引される非直
線エラーである。これはMOS Ｒ−2Rはしご状アレイの
各要素のドレイン−ソース抵抗が完全に各々それぞれの
ドレイン−ソース電圧、ゲート−ソース電圧およびソー
ス−サブストレート電圧によって決定されるからであ
る。そのようなはしご状回路網の各「Ｒ」要素上の電圧
降下はMSBの端部からLSBの端部まで変化するので、個別
のMOSトランジスタの抵抗値はＲの理論的に等分の抵抗
値から逸脱するであろう。単一極性MOSトランジスタか
ら形成されるＲ−2R構造で遭遇される別の問題は、抵抗
の電圧係数によって誘因される非直線エラーが基準電流
が正から負に切換わるとき変化し、全面的な対称エラー
を引き起こすということである。

Von Sichart等の参考文献によって説明されたＲ−2R
回路で遭遇される別の問題は、各Ｒ−2R切換セルに対し
て非対称の駆動器を使用することが、各セルの出力およ
び接地スイッチが「０」から「１」までの入力論理遷移
の間瞬間的にそして同時にオフとなることを可能にし、
そして「１」から「０」までの入力論理遷移に対し瞬間
的におよび同時にオンになることを可能にすることによ
ってデジタル−アナログ出力に長い安定化時間を引き起
こすことである。この瞬間的な状態は、そのような切換
遷移が完了し、そして適切なはしご状ノード電流が再び
確立され得るまで、はしご状アレイを通じて電流が各は
しご状ノードで不等分に分割することを引き起こす。そ
の結果、von Sichart等の特許で示される型のデジタル
−アナログ変換器は抵抗の電圧係数および切換の非対称
を示し、それによってデジタル−アナログ変換の精度お
よび直接性に悪影響を及ぼす。

［発明の要約］したがって、この発明の一般的な目的は、優れた動作
特性、特に高線形性性能とともに高速変換能力を有し、
製造および組立てが比較的簡単で経済的であるが、先行
技術の変換器の不利な点を克服する、改良されたデジタ
ル−アナログ変換器を提供することである。

この発明の目的は、全くCMOSトランジスタからなるＲ
−2Rのはしご状回路網を採用するデジタル−アナログ変
換器を提供することである。

この発明の別の目的は、各セルが第１、第２、第３お
よび第４の対のCMOSトランジスタから形成される、複数
個の切換セルを含むデジタル−アナログ変換器を提供す
ることである。

この発明のさらに別の目的は、選択的に切換セルの対
のCMOSトランジスタを対称にオンおよびオフにするため
の第１および第２の差動駆動器回路を含む、デジタル−
アナログ変換器を提供することである。

この発明のさらに別の目的は、第１のバイアス電圧を
第１の差動駆動器回路に、そして第２のバイアス電圧を
第２の差動駆動器回路に提供するためのバイアス発生器
回路網を含む、デジタル−アナログ変換器を提供するこ
とである。

これらの狙いおよび目的に従えば、この発明は複数個
の２進のビットを有するデジタル信号をアナログ出力信
号に変換するためのデジタル−アナログ変換器を提供す
ることに関するものであり、これは２進のビットの数に
数が対応している複数個の切換セルを形成するＲ−2Rは
しご状回路網を含む。各切換セルは、はしご状回路網の
交差抵抗を規定する第１、第２および第３の対のCMOSト
ランジスタと、はしご状回路網の直列抵抗を規定する第
４の対のCMOSトランジスタから形成される。第１ないし
第４の対の各々はＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタを含む、NMOSトランジスタのドレ
インはPMOSトランジスタのソースに接続され、そしてNM
OSトランジスタのソースはPMOSトランジスタのドレイン
に接続される。第１の対のNMOSドレインおよびPMOSソー
スは第４の対のNMOSドレインとPMOSソースに接続され、
はしご状ノードを規定する。第１の対のNMOSソースとPM
OSドレインは第２の対のNMOSドレインとPMOSソースに、
および第３の対のNMOSドレインとPMOSソースに接続され
る。第２の対のNMOSソースとPMOSドレインは共通の接地
ラインに結合され、そして第３の対のNMOSソースとPMOS
ドレインは出力電流合計ラインに結合される。第４の対
のNMOSソースとPMOSドレインは連続している切換セルの
次のはしご状ノードに接続される。第１および第４の対
のＰチャネルMOSトランジスタのゲートは、それらを絶
えず導電性にするために第１の供給源電圧に接続され、
そして第１および第２の対のＮチャネルMOSトランジス
タのゲートはそれらを絶えず導電性にするために第２の
供給源電圧に接続される。差動駆動器回路はデジタル信
号のそれぞれの２進のビットに応答する入力と、第２お
よび第３の対のＰチャネルおよびＮチャネルトランジス
タのゲートに接続される出力を有し、それぞれの２進の
ビットの論理状態に依存してそれぞれ第２の対を選択的
にオンまたはオフに、そして第３の対をオフまたはオン
にする。

この発明のこれらおよびその他の目的は、すべてにわ
たって同様な参照番号が対応する部品を示している添付
の図面に関連して以下の詳細な説明を読むとより明らか
になるであろう。

［好ましい実施例の説明］種々の図面を詳細にここで参照すると、第１図にはｎ
個の同一の切換セルC1、C2、…Cnを形成するＲ−2Rのは
しご状の回路網またはアレイを有する従来のデジタル−
アナログ変換器10の略図表現が示されている。各切換セ
ルは直列に接続される２つの「Ｒ」要素の脚部または格
と、び脚部と次の切換セルの間に接続される単一の
「Ｒ」要素から形成される。たとえば、最上位ビット
（MSB）を表わす第１のセルC1は抵抗器R11、R21およびR
1からなる。抵抗器R11はその一方の端部で抵抗器R21と
直列に接続される。抵抗器R11のもう一方の端部ははし
ご状のノード１で抵抗器R1の一方の端部に接続される。
抵抗器R1のもう一方の端部は抵抗器R12、R22およびR2か
らなる次のセルC2に接続される。最下位ビット（LSB）
を示す最後のセルCnは抵抗器R1n、R2nおよびRnから形成
される。単一の抵抗器Ｒもまた、Ｘ点の最後のセルの出
力と共通の接地電位の間に接続され、そしてはしご状回
路網を終わらせる。

基準電流源は、スイッチSOの位置に依存して正の電流
＋IREFまたは負の電流−IREFのいずれかがMSBの端部で
はしご状回路網の入力に与えられる。スイッチSOはサイ
ンビットBO、すなわち変換されるべきデジタル入力信号
が正か負かを示す２進のビットによって制御される。そ
れぞれのセルC1、C2、…Cnの抵抗器R21、R22、…R2nの
もう一方の端部はそれぞれのセルスイッチS1、S2、…Sn
に接続される。セルスイッチS1、S2、…Snは変換される
べきデジタル信号の２進のビットB1、B2、…Bnによって
制御される。各切換セルC1、C2、…Cnは、出力電流合計
ラインIOUTと接地ラインIOUT FALSEの間のそのそれぞ
れの脚部を通って流れる電流を切換えるように動作す
る。合計ラインIOUTはすべての切換セルC1、C2、…Cnと
並列に接続され、そして演算増幅器12の反転入力に与え
られる。演算増幅器12の非反転入力は接地電位に接続さ
れる。増幅器12の出力VOUTはデジタル−アナログ変換器
のアナログ出力を提供する。

この発明は、回路網のすべての抵抗器が全くCMOSトラ
ンジスタで実現されているＲ−2Rのはしご状回路網から
なるデジタル−アナログ変換器の提供に関するものであ
る。複数個の２進のビットを有するデジタル入力信号を
アナログ出力信号に変換させるためのこのデジタル−ア
ナログ変換器は全くCMOSトランジスタから作られる第１
図のはしご状回路網を形成するセルC1、C2、…Cnに対応
する複数個の同一の切換セルを含み、そしてこれらはモ
ノリシック集積回路の単一のシリコン半導体チップの一
部として製作されてもよい。この発明の切換セルの各々
は同一の設計なので、図面の第２図に詳細に例示される
セルC2のような切換セルの１つを説明することで十分で
あろう。

それぞれMOSトランジスタN1とP2、P5とN6、P7とN8か
らなる第１、第２および第３の対のCMOSトランジスタ
は、はしご状回路網の脚部の２つの「Ｒ」要素に対応す
る。特に、これらの３つの対のCMOSトランジスタは第１
図の抵抗器R12およびR22を形成し、これらはまた脚部の
交差抵抗とも呼ばれる。MOSトランジスタN3およびP4か
らなる第４の対のCMOSトランジスタは脚部と次の連続し
ているセルへの入力との間に接続される単一の「Ｒ」要
素に対応する。特に、第４の対のCMOSトランジスタは第
１図の抵抗器R2を形成し、これは直列抵抗とも呼ばれ
る。便宜上、ＰチャネルMOSトランジスタは大文字Ｐと
それに続く特定の参照番号によって識別され、そしてＮ
チャネルMOSトランジスタは大文字Ｎとそれに引き続く
特定の参照番号によって識別されている。

第１の対のCMOSトランジスタでは、MOSトランジスタN
1のドレインのような主要電極の１つはMOSトランジスタ
P2のソースのような主要電極の１つに接続される。MOS
トランジスタN1のもう一方の主要電極、すなわちソース
はMOSトランジスタP2のドレインに接続される。第２の
対のCMOSトランジスタでは、MOSトランジスタP5のソー
スはMOSトランジスタN6のドレインに接続され、そしてM
OSトランジスタP5のドレインはMOSトランジスタN6のソ
ースに接続される。同様に、第３の対のCMOSトランジス
タでは、MOSトランジスタP7のソースはNMOSトランジス
タN8のドレインに接続され、そしてMOSトランジスタN8
のソースはMOSトランジスタP7のドレインに接続され
る。さらに、第４の対のCMOSトランジスタでは、MOSト
ランジスタN3のドレインはMOSトランジスタP4のソース
に接続される。MOSトランジスタN3のドレインおよびMOS
トランジスタP4のソースは、はしご状ノード２を規定す
るトランジスタN1のドレインおよびトランジスタP2のソ
ースと、入力端子IREF INPUTに結合され、所望の大き
さＩの基準電流を受取る。トランジスタN3のソースおよ
びトランジスタP4のドレインは、出力端子IREF OUTに
接続され、I/2に等しい大きさの電流を次の連続してい
る切換セルに送る。トランジスタN1のソースおよびトラ
ンジスタP2のドレインは、トランジスタP5のソースとト
ランジスタN6のドレインに、そしてトランジスタP7のソ
ースとトランジスタN8のドレインに結合される。

制御電極すなわちトランジスタN1およびN3のゲートは
供給源電圧VDDに接続され、これは典型的には＋5.0ボル
トであり、それぞれのドレインからそれぞれのソースま
で一定の抵抗を与えるためにトランジスタN1およびN3を
絶えず導電性にする。同様に、トランジスタP2とP4のゲ
ートは供給源電圧VSSに接続され、これは典型的には０
ボルトであり、それぞれのドレインからそれぞれのソー
スまで一定の抵抗を与えるためにトランジスタP2および
P4を継続的に導電性にする。

トランジスタP5のドレインおよびトランジスタN6のソ
ースは共通ラインIOUT FALSEと接続可能である端子に
接続され、そしてトランジスタP7のドレインとトランジ
スタN8のソースは共通の出力電流合計ラインIOUTに接続
可能な端子に接続される。ラインIOUT FALESEは（VDD
−VSS）/2、ここでは＋2.5ボルト、に等しい電圧をそこ
に与えている。ラインIOUTは演算増幅器12の閉ループ動
作によって（VDD−VSS）/2に等しい電圧をそこに与えて
いる。トランジスタP5およびN6のゲートは各々が１対の
差動駆動器回路D1およびD2の２つの出力のそれぞれの一
方に接続される。トランジスタP7とN8のゲートは各々が
差動駆動器回路D1およびD2の２つの出力のそれぞれもう
一方に接続される。

１対の差動駆動器回路D1およびD2は切換手段を規定
し、選択的に第２の対のCMOSトランジスタをオンに、そ
して第３の対のCMOSをオフにし、または選択的に第２の
対をオフにし、第３の対をオンにする。切換手段はデジ
タル入力信号の関連した２進のビットB1、B2、…Bnの１
つによって与えられた制御信号に応答する。ここでは、
２進のビットはB2であろう。

第１の差動駆動器回路D1はMOSトランジスタP13、P1
8、P19、P20、P21、N23、N24、N25およびN26を含む。ト
ランジスタP13はそのゲートがバイアス電圧BIAS1に接続
され、そのソースが供給源電圧VDDに接続され、そして
そのドレインがトランジスタP18ないしP21の共通のソー
スに接続される。第１の入力を規定するトランジスタP1
8およびP19のゲートは入力の２進のビットB2に接続され
る。第２の入力を規定するトランジスタP20およびP21の
ゲートは、インバータI2の出力で２進のビットB2の補数
または逆数に接続される。インバータは、技術分野にお
いて従来のものである１対のＰチャネルおよびＮチャネ
ルMOSトランジスタ（図示されていない）によって形成
されてもよいことは理解されるべきである。

トランジスタP21のドレインはトランジスタN26のドレ
インに接続され、これは差動駆動器回路D1の第１の出力
を規定する。トランジスタP21およびN26の共通のドレイ
ンのこの第１の出力は、第３の対のCMOSトランジスタの
トランジスタP5のゲートに接続される。トランジスタN2
6のゲートはトランジスタN25のゲートおよびドレイン
に、そしてトランジスタP19のドレインに接続される。
トランジスタP20のドレインはトランジスタN24のゲート
およびドレインに、そしてトランジスタN23のゲートに
接続される。トランジスタP18のドレインはトランジス
タN23のドレインに接続され、これは差動駆動器回路D1
の第２の出力を規定する。トランジスタP18およびN28の
共通のドレインのこの第２の出力は、第３の対のCMOSト
ランジスタのトランジスタP7のゲートに接続される。ト
ランジスタN23ないしN26のソースは一緒に、そして、供
給源電圧VSSに接続される。

第２の差動駆動器回路D2はMOSトランジスタN22、P9、
P10、P11、P12、N14、N15、N16およびN17を含む。トラ
ンジスタN22はそのゲートがバイアス電圧BIAS2に接続さ
れ、そのソースは供給源電圧VSSに接続され、そしてそ
のドレインはトランジスタN14ないしN17の共通のソース
に接続される。第１の入力の規定するトランジスタN14
およびN15のゲートは入力の２進のビットB2に接続され
る。第２の入力を規定するトランジスタN16およびN17の
ゲートはインバータI2の出力で２進のビットB2の補数に
接続される。

トランジスタN14のドレインはトランジスタP9のドレ
インに接続され、これは第２の差動駆動器回路D2の第１
の出力を規定する。トランジスタN14とP9の共通のドレ
インのこの第１の出力は、第２の対のCMOSトランジスタ
のトラジスタN6のゲートに接続される。トランジスタP9
のゲートはトランジスタP10のゲートおよびドレイン
に、そしてトランジスタN16のドレインに接続される。
トランジスタN15のドレインはトランジスタP11のゲート
およびドレインに、そしてトランジスタP12のゲートに
接続される。トランジスタN17のドレインはトランジス
タP12のドレインに接続され、これは第２の差動駆動器
回路D2の第２の出力を規定する。トランジスタN17およ
びP12の共通のドレインでのこの第２の出力は、第３の
対のCMOSトランジスタのトランジスタN8のゲートに接続
される。トランジスタP9ないしP12のソースは一緒に、
そして供給源電圧VDDに接続される。

「トライオード」領域で動作しているすべてのＰチャ
ネルおよびＮチャネルトランジスタのためのドレイン表
示のソースは交換できることを理解すべきである。言い
換えれば、ソース電極はドレイン電極によって置き換え
られ得る。さらに、第１ないし第４の対のCMOSトランジ
スタの各々ではトランジスタの一方のドレインまたはソ
ースがトランジスタのもう一方のそれぞれのドレインま
たはソースと交換できる。すべてのトランジスタのサブ
ストレート電極は「浮動している」のが示されている一
方、各Ｐチャネルトランジスタのサブストレート電極を
供給源電圧VDDに接続し、そして各Ｎチャネルトランジ
スタのサブストレート電極を供給源電圧VSSに接続させ
ることが好ましく、それによってラッチアップの免疫性
を改良する。

切換セルC2の動作は、２進のビットB2が論理「０」レ
ベルまたは状態であると初めに仮定することによって説
明される。差動駆動器回路D1のトランジスタP13はオン
にされるので、供給源電圧VDDはトランジスタP18ないし
P21の共通のソースに与えられる。２進のビットB2がト
ランジスタP18およびP19のゲートに与えられて第１の入
力を規定し、２進のビットB2の補数がトランジスタP20
およびP21のゲートに与えられて第２の入力を規定する
と、トランジスタP18およびP19はオンにされ、トランジ
スタP20およびP21はオフにされるであろう。その結果、
トランジスタN25およびN26はオンにされ、トランジスタ
N23およびN24はオフにされるであろう。トランジスタN2
6が導電性にされると、供給源電圧VSSは駆動器回路D1の
第１の出力を介してトランジスタP5のゲートに与えら
れ、それをオンにすることを引き起こす。トランジスタ
P13およびP18の両方がオンにされるので、トランジスタ
P7のゲートに与えられる駆動器回路D1の第２の出力の電
圧は、トランジスタP7のソースに与えられる電圧よりＰ
チャネルトランジスタの２つのしきい値電流降下分だけ
上になるであろう。言い換えれば、トランジスタP7のゲ
ート電圧は（VDD−VSS）/2＋２（VT_P）となり、トラン
ジスタP7がオフにされることを引き起こす。

さらに、差動駆動器回路D2のトランジスタN22はオン
にされるので、供給源電圧VSSはトランジスタN14ないし
N17の共通のソースに与えられるであろう。２進のビッ
トB2もまたトランジスタN14とN15のゲートに与えられて
駆動器回路D2の第１の入力を規定し、そして２進のビッ
トB2の補数もまたトランジスタN16およびN17のゲートに
与えられて駆動器回路B2の第２の入力を規定すると、ト
ランジスタN14およびN15はオフにされ、トランジスタN1
6およびN17はオンにされる。その結果、トランジスタP9
およびP10はオンにされ、トランジスタP11およびP12は
オフにされる。トランジスタP9が導電性にされると、供
給源電圧VDDが駆動器回路D2の第１の出力を介してトラ
ンジスタN6のゲートに与えられ、それがオンにされるこ
とを引き起こす。トランジスタN22およびN17の両方がオ
ンにされるので、トランジスタN8のゲートに与えられる
駆動器回路D2の第２の出力の電圧は、トランジスタN8の
ソースに与えられる電圧より、Ｎチャネルトランジスタ
の２しきい値電圧降下分だけ下になるであろう。言い換
えれば、トランジスタN8のゲート電圧は（VDD−VSS）/2
−２（VTn）となり、トランジスタN8がオフにされるこ
とを引き起こす。

この動作状態では、第２の対のCMOSトランジスタは導
電性にされ、一方第３の対のCMOSトランジスタはオフに
される。第１の対および第４の対のCMOSトランジスタの
端子電圧は同一である。第２の対のトランジスタの端子
電圧はデジタル−アナログ変換器の全部の連続している
セルにかかる電圧降下と合うであろう。各対のCMOSトラ
ンジスタのW/L（幅対長さ）の比を適当に調整すると、
各対となったドレイン／ソース抵抗はドレイン／ソース
電圧、チャネル電流およびソース−サブストレート電圧
のすべての値に対して比較的一定となり、それによって
抵抗の電圧係数を最小にする。それゆえ、端子IREF IN
PUTに入る基準電流「Ｉ」ははしご状ノード２で等しく
分けられ、すなわちI/2の大きさの電流は接地ラインIOU
T FALSEに、そして次の連続するセルのために端子IREF
OUTに送られるであろう。

２進のビットB2が論理「１」レベルまたは状態である
と仮定する、反対の動作状態の下では、駆動器回路D1の
第１の出力および駆動器回路D2の第１の出力は第２のト
ランジスタの対のそれぞれのトランジスタP5とN6が非導
電性にされることを引き起こす。さらに、駆動器回路D1
の第２の出力および駆動器回路D2の第２の出力は、第３
の対のそれぞれのトランジスタP7およびN8がオンにされ
ることを引き起こす。その結果、I/2の電流の大きさは
出力電流合計ラインIOUTおよび次の連続するセルのため
に端子IREF OUTに送られるであろう。

基準電流＋IREFの正の符号がCMOSトランジスタからな
るこのＲ−2Rのはしご状回路網に与えられるとき、Ｐチ
ャネルトランジスタは、それらがさらに強制的に「トラ
イオード」の動作領域に行くのでＮチャネルトランジス
タよりも大きな電流を導電するであろう。こうして、Ｐ
チャネルトランジスタのドレイン−ソース抵抗はＮチャ
ネルトランジスタのドレイン−ソース抵抗より低いであ
ろう。また一方で、もし基準電流−IREFの、すなわちサ
インビットBOが換えられて負の符号がはしご状回路網に
与えられるなら、Ｎチャネルトランジスタはさらに「ト
ライオード」動作領域に強制的に送られるので、Ｎチャ
ネルトランジスタはその時Ｐチャネルトランジスタより
もより多い電流を導電するであろう。その結果、Ｎチャ
ネルトランジスタのドレイン−ソース抵抗はＰチャネル
トランジスタのドレイン−ソース抵抗よりも低いであろ
う。基準入力電流の一方向から反対の電流方向まで所望
の抵抗特性を維持するために、Ｐチャネルトランジスタ
のW/Lの比率はＮチャネルトランジスタのW/Lに適合さ
れ、そして一方の基準電流方向に対してN:1のＰチャネ
ルドレイン−ソース電流対Ｎチャネルドレイン−ソース
電流の割合と反対の基準電流方向に対する1:Nの割合を
生み出す。

この発明の全体のデジタル−アナログ変換器は第３図
に一部がブロック図で示される。分かるように、デジタ
ル−アナログ変換器は９個の同一の切換セルC1、C2、…
C9を有し、それらはそれらのそれぞれの２進のビットB
1、B2、B9に応答する。９個のセルはMSBであるセルC1と
LSBであるセルS9に連結されている。MSBの端部では正の
基準電流＋IREFまたは負の基準電流−IREFのいずれかが
サインビットBOによって制御されるスイッチSOの位置に
依存して供給される。

LSBの端部では、別の対のCMOSトランジスタN30および
P31が最後のセルC9に接続され、そのため基準電流は最
後のものまで各はしご状ノードで等しく分けられる。ト
ランジスタN30およびP31は第１図に示される単一の抵抗
器Ｒに応答する。トランジスタN30のドレインおよびト
ランジスタP31のソースは一緒に、そして端子IREF OUT
で最後のセルC9の出力に接続される。トランジスタN30
のソースおよびトランジスタP31のドレインもまた一緒
にそして（VDD−VSS）/2と等しい供給源電位VPを介して
接地電位に接続される。トランジスタN30のゲートは供
給源電圧VDDに接続され、トランジスタP31のゲートは供
給源電圧VSSに接続され、それによって両方のトランジ
スタN30およびP31が継続的に導電性であることを引き起
こす。切換セルの各々に接続される出力電流合計ライン
IOUTは演算増幅器12の反転入力に供給される。演算増幅
器12の非反転入力は接地ラインIOUT FALSEと、供給源
電位VPを介して接地電位とに接続される。切換セルC1、
C2、…C9の各々はそれぞれの２進のビットB1、B2、…B9
に応答して動作する。２進のビットの状態に依存して、
各セルのそれぞれの脚部を通って流れる基準電流は、合
計ラインIOUTと接地ラインIOUT FALSEの間で切換えら
れる。合計ラインIOUTの基準電流は抵抗器RFを介して与
えられ、変換器のアナログ出力を表わす演算増幅器12の
出力に電圧VOUTを与える。

９個のセルが示される一方で、デジタル−アナログ変
換器は、セルを増加または減少させることによって、所
望のいかなる数の切換セルで形成されてもよいことは明
らかに理解されるべきである。セルの数が不確実でも理
論的には可能であるが、実際の数は演算増幅器12の物理
的な限界によって制御される。

バイアス発生器回路網14はすべての切換セルに設けら
れ、それらのオフにするために第２および第３の対のト
ランジスタに与えられたゲート電圧の振幅を制限する。
バイアス発生器14はP27、N28およびN29を含む。トラン
ジスタP27のソースは供給源電圧VDDに接続される。トラ
ンジスタP27のゲートおよびドレインは一緒に、そして
トランジスタN28のドレインおよびゲートに接続され
る。トランジスタP27のゲートは第１のバイアス電圧BIA
S1を切換セルに与える。トランジスタN28のソースはト
ランジスタN29のドレインおよびゲートに接続され、こ
れは第２のバイアス電圧BIAS2を切換セルに供給する。
トランジスタN29のソースは接地電位に接続される。ト
ランジスタP27、N28およびN29の適切な幅および長さの
寸法を選択することによって、トランジスタP5およびP7
は、それらのゲートが（VDD−VSS）/2＋２（VTp）と等
しい電圧に達するときオフにされ、トランジスタN6およ
びN7は、それらのゲートが（VDD−VSS）/2−２（VTn）
に等しい電圧に達するときオフにされる。

前述の詳細な説明から、この発明は全くCMOSトランジ
スタからなるＲ−2Rはしご状回路網を有する改良された
デジタル−アナログ変換器を提供することが分かる。さ
らに、はしご状回路網は、各セルがはしご状回路網の交
差抵抗を規定する第１、第２および第３の対のCMOSトラ
ンジスタと、はしご状回路網の直列の抵抗を規定する第
４の対のCMOSトランジスタから形成される複数個の切換
セルを形成する。

この発明の現在の好ましい実施例が例示され説明され
てきたが、発明の範囲から逸脱することなく、種々の変
化や修正がなされてもよく、同等のものがそれの要素に
代用されてもよいことは当業者によって理解されるであ
ろう。さらに、それの中心の範囲から逸脱することな
く、特定の状況または材料を発明の教示に適合させるよ
うに多くの修正をしてもよい。それゆえ、この発明はこ
の発明を実施するために考えられる最善の方法として開
示された特定の実施例に限定されはしないが、この発明
の添付の特許請求の範囲の範囲内にある実施例のすべて
を含むことが意図される。

【図面の簡単な説明】

第１図はＲ−2Rのはしご状アレイを有する従来のデジタ
ル−アナログ変換器の略図表現である。第２図はこの発明のデジタル−アナログ変換器の１つの
切換セルの詳細を示す略回路図である。第３図はこの発明の原理に従って構成されたデジタル−
アナログ変換器の全体の配置を例示する、部分的にブロ
ック形の略図である。図において、10は従来のデジタル−アナログ変換器、12
は演算増幅器、14はバイアス発生器回路網である。

Claims

(57)【特許請求の範囲】

【請求項１】複数個の２進ビットを有するデジタル信号
をアナログ出力信号に変換させるためのデジタル−アナ
ログ変換器であって、前記２進のビットの数にその数が対応する複数個の切換
セル（C1−Cn）を形成するＲ−2Rはしご状回路網を備
え、各切換セルは、前記はしご状回路網の交差抵抗を規定す
る第１（N1,P2）、第２（N6,P5）および第３（N8,P7）
の半導体抵抗手段と、前記はしご状回路網の直列抵抗を
規定する第４（N3,P4）の半導体抵抗手段とを含み、前記第１の半導体抵抗手段は、その一方の端子によっ
て、はしご状ノード（ノード１−ｎ）を規定するポイン
トで前記第４の半導体抵抗手段の一方の端子に接続さ
れ、かつその他方の端子によって、前記第２および第３
の半導体抵抗手段の各々の一方の端子に接続され、前記
第２の半導体抵抗手段の他方の端子は共通ライン（Ｉ
OUT FALSE）に接続され、かつ前記第３の半導体抵抗手
段の他方の端子は共通電流出力ライン（Ｉ OUT）に接
続され、かつ前記第４の半導体抵抗手段の他方の端子
は、はしご状回路網の後続の切換セルのはしご状ノード
に接続され、前記デジタル信号のそれぞれの２進のビットに応答する
入力を有し、かつ前記第２および第３の半導体抵抗手段
のトランジスタのゲートに接続されて前記第２および第
３の半導体抵抗手段を交互に導電性にする出力を有する
切換手段（D1,D2）をさらに備え、前記第１ないし第４の半導体抵抗手段の各々は、ソース
をドレインにかつドレインをソースにそれぞれ並列に接
続されたNMOSトランジスタおよびPMOSトランジスタを含
み、前記第１および第４の半導体抵抗手段のトランジスタの
ゲートは各々、それぞれの供給源電圧（VDD,VSS）に接
続されて前記トランジスタを導電性状態に維持するよう
に構成され、前記切換手段は第１および第２の差動駆動器回路を含
み、前記第１および第２の差動駆動器回路の各々は、供
給された２進ビット信号に応答する第１の入力と、前記
供給された２進ビットの補数に応答する第２の入力とを
有し、前記第１および第２の差動駆動器回路の各々は、
前記第２および第３の半導体抵抗手段の同一極性のトラ
ンジスタのゲートにそれぞれ接続された第１および第２
の差動出力を有する、デジタル−アナログ変換器。
【請求項２】前記第１の差動駆動器回路がＰチャネルお
よびＮチャネルMOSトランジスタ（P13,18−21,N23−2
6）から形成される、特許請求の範囲第１項に記載のデ
ジタル−アナログ変換器。
【請求項３】前記第２の差動駆動器回路がＰチャネルお
よびＮチャネルMOSトランジスタ（P9−12,N14−17,22）
から形成される、特許請求の範囲第２項に記載のデジタ
ル−アナログ変換器。
【請求項４】前記変換器がモノリシックの集積回路の単
一のシリコン半導体チップの一部として形成される、特
許請求の範囲第３項に記載のデジタル−アナログ変換
器。
【請求項５】第１のバイアス電圧（バイアス１）を前記
第１の差動駆動器回路に、そして第２のバイアス電圧
（バイアス２）を前記第２の差動駆動器回路に供給する
ためのバイアス発生器回路網（14）をさらに含む、特許
請求の範囲第４項に記載のデジタル−アナログ変換器。
【請求項６】前記バイアス回路網が、ＰチャネルMOSト
ランジスタ（P27）、第１のＮチャネルMOSトランジスタ
（N28）および第２のＮチャネルMOSトランジスタ（N2
9）を含む、特許請求の範囲第５項に記載のデジタル−
アナログ変換器。
【請求項７】前記Ｐチャネルトランジスタはそのソース
が前記第１の供給電圧に接続され、そしてそのゲートお
よびドレインは一緒に接続され、前記第１のＮチャネル
トランジスタはそのゲートおよびドレインが一緒に、そ
して前記Ｐチャネルトランジスタのドレインに接続さ
れ、前記第２のＮチャネルトランジスタはそのゲートお
よびドレインが一緒に、そして前記第１のＮチャネルト
ランジスタのソースに接続され、そして前記第２のＮチ
ャネルトランジスタのソースが接地電位に接続され、前
記Ｐチャネルトランジスタおよび前記第１のＮチャネル
トランジスタの共通のドレインは前記第１のバイアス電
圧を規定し、前記第２のＮチャネルトランジスタの共通
のドレインおよびゲートは前記第２のバイアス電圧を規
定する、特許請求の範囲第６項に記載のデジタル−アナ
ログ変換器。